KR100889552B1

KR100889552B1 - 반도체 소자의 스페이서 형성방법

Info

Publication number: KR100889552B1
Application number: KR1020070062847A
Authority: KR
Inventors: 윤재석
Original assignee: 주식회사 동부하이텍
Priority date: 2007-06-26
Filing date: 2007-06-26
Publication date: 2009-03-23
Anticipated expiration: 2027-06-26
Also published as: KR20080113872A

Abstract

본 발명은 반도체 소자의 스페이서 형성방법에 관한 것으로, 본 발명에 따른 반도체 소자의 스페이서 형성방법은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판 상에 스페이서용 실리콘 산화막 및 실리콘질화막을 각각 형성하는 단계와, 100~ 300mTorr의 압력 및 4~20sccm의 C₄F₈가스를 사용한 공정조건으로 상기 실리콘 질화막을 식각하는 단계와, 상기 실리콘 산화막을 식각하여 상기 게이트 전극의 측벽에 이중막의 스페이서를 형성하는 단계를 포함한다.

스페이서

Description

반도체 소자의 스페이서 형성방법{method of forming a spacer in semiconductor device}

도 1 내지 도 3은 본 발명에 따른 반도체 소자의 스페이서 형성방법을 도시한 공정순서도

＜도면의 주요부분에 대한 부호의 설명＞

10: 기판 12: 게이트 산화막

14: 게이트전극 16b, 18b: 이중막의 스페이서

본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 스페이서 형성방법에 관한 것이다.

일반적으로, 반도체 소자에는 상기 게이트 전극의 측벽에 스페이서가 형성된다. 이 스페이서는 라이트 도핑(light Doping)인 LDD(Light Doped Drain) 영역과 S/D(Source/Drain)영역을 분리해 주고, 후속 공정에서 실리사이드(silicide) 형성시 기판과 게이트의 분리 역할 뿐만 아니라, 콘택트 미스 얼라인(contact misalign)의 마진을 높여주는 역할까지 하고 있다.

이때, 스페이서로 사용되는 막질은 실리콘 질화막(SiN)을 사용하고 있는 데, 이 질화막에 스페이서를 형성하기 위해 수행되는 식각 공정시 스페이서의 CD(critical demension)를 맞추기가 어렵다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 원하는 스페이서의 CD를 얻을 수 있도록 하는 반도체 소자의 스페이서 형성방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 스페이서 형성방법은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판 상에 스페이서용 실리콘 산화막 및 실리콘질화막을 각각 형성하는 단계와, C₄F₈가스를 사용한 공정조건으로 상기 실리콘 질화막을 식각하는 단계와, 상기 실리콘 산화막을 식각하여 상기 게이트 전극의 측벽에 이중막의 스페이서를 형성하는 단계를 포함한다.

상기 C₄F₈가스는 4~20sccm인 것을 특징으로 하고, 상기 C₄F₈가스를 사용한 공정조건에는 100~ 300mTorr의 압력, 400W의 전력, 250sccm의 Ar가스, 150sccm의 N₂가스, 50sccm의 CH₃F가스, 150sccm의 O₂가스를 사용하여 상기 실리콘 질화막 두께의 65%를 식각 타겟(target)으로 하여 15초간 진행하는 공정조건을 더 추가한다.

상기 C₄F₈가스를 사용한 공정조건으로 상기 실리콘 질화막을 식각한 후, 1000VAT, 146mTorr의 압력, 400W의 소스전력, 450sccm의 Ar가스, 12 sccm의 CF₄가스, 50sccm의 CH₃F가스, 250sccm의 O₂가스로 EPD(end point decter)를 잡은 후에 EPD시간의 30%를 과식각하여 상기 식각된 실리콘 질화막을 다시 식각하는 단계를 더 포함한다.

상기 실리콘 산화막을 식각하는 단계는 146mTorr의 압력, 300W의 소스전력, 100W의 바이어스 전력, 450sccm의 Ar가스, 20sccm의 CF₄가스, 10sccm의 CH₃F가스, 150sccm의 O₂가스를 30초간 진행한다.

상기 실리콘 질화막 및 실리콘 산화막을 식각하여 이중막의 스페이서를 형성하는 단계는 듀얼 프리퀀시 RIE(Dual Frequency RIE)방식의 식각장비에서 수행한다.

상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자의 스페이서 형성방법에 대한 실시예를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

도 1 내지 도 3은 본 발명에 따른 반도체의 스페이서 형성방법을 도시한 공정 순서도이다.

도 1을 참조하면, 소자분리막(미도시)가 형성된 실리콘 기판(10) 상에 게이트 산화막(12)을 형성한다. 이어, 상기 게이트 산화막(12) 상에 게이트 전극용 폴리 실리콘막을 형성한 후 패터닝하여, 게이트 전극(14)을 형성한다.

도 2를 참조하면, 상기 게이트 전극(14) 상에 스페이서용 실리콘 산화막(16a) 또는 스페이서용 실리콘 질화막(18a)을 형성한다.

이어, 도 3을 참조하면, 상기 실리콘 산화막(16a) 및 실리콘 질화막(18a)에 식각공정을 수행하여, 게이트 전극(14)의 측벽에 이중막의 스페이서(16b, 18b)를 형성함으로써, 본 공정을 완료한다.

상기 식각 공정은 듀얼 프리퀀시 RIE(Dual Frequency RIE)방식의 식각장비인 HPT(LAM사에서 제조)에서 수행되고, 상기 식각 공정은 100~ 300mTorr의 압력 예를 들어, 258mTorr의 압력, 400W의 전력, 250sccm의 Ar가스, 150sccm의 N₂가스, 4~20sccm의 C₄F₈ 가스 예를 들어, 6sccm의 C₄F₈가스, 50sccm의 CH₃F가스, 150sccm의 O₂가스를 사용하여 증착된 실리콘 질화막(18a) 두께의 65%정도를 식각 타겟(target)으로 하여 15초간 진행한 후, 1000VAT, 146mTorr의 압력, 400W의 소스전력, 450sccm의 Ar가스, 12 sccm의 CF₄가스, 50sccm의 CH₃F가스, 250sccm의 O₂가스로 EPD(end point decter)를 잡은 후에 EPD시간의 30% 과식각(overetch)하여 나머지 실리콘 질화막을 식각한다. 이어, 1000VAT, 146mTorr의 압력, 300W의 소스전력, 100W의 바이어스 전력, 450sccm의 Ar가스, 20sccm의 CF₄가스, 10sccm의 CH₃F가스, 150sccm의 O₂가스를 30초간 진행하여 실리콘 질화막이 식각된 후 노출된 실리콘 산화막을 식각한다.

따라서, 본 발명에 따른 스페이서 형성용 식각공정은 상기 식각공정 조건에 의해 실리콘 질화막의 식각시 측벽으로 사이드(side) 식각되는 것을 억제시키게 되고, 실리콘 질화막과 실리콘 산화막과의 선택비를 낮추게 되어 원하는 스페이서의 CD를 확보하게 된다.

한편, 본 발명에 따른 스페이서 형성용 식각공정에 따라 형성된 스페이서와 종래 기술에 따른 스페이서 형성용 식각공정에 따라 형성된 스페이서에 대해, 스페이서의 폭(width) CD를 측정한 SEM사진(도 4 및 도 5) 및 전기적 특성을 측정하는 PCM 그래프(표 1 및 도 6)를 비교해보고자 한다.

종래 기술에 따른 스페이서 형성용 식각공정은 1000VAT, 146mTorr의 압력, 400W의 소스전력, 450sccm의 Ar, 12 sccm의 CF₄, 50sccm의 CH₃F, 250sccm의 O₂로 EPD(end point decter)를 잡은 후에 EPD시간의 30% 과식각(overetch)하여 실리콘 질화막을 식각하고, 1000VAT, 146mTorr의 압력, 300W의 소스전력, 100W의 바이어스 전력, 450sccm의 Ar가스, 20sccm의 CF₄가스, 10sccm의 CH₃F가스, 150sccm의 O₂가스를 30초간 진행하여 실리콘 산화막을 식각한다.

도 4 및 도 5에 도시된 바와 같이, 본 발명의 스페이서 CD(도 4에 도시됨)는 0.410㎛ 정도로 측정되고, 종래 기술의 스페이서 CD(도 5에 도시됨)는 0.375㎛정도로 측정된다.

따라서, 본 발명에 따른 스페이서 형성용 식각공정은 종래 기술에 개시된 압력보다 높은 압력 즉, 258mTorr의 압력을 사용함으로써, 실리콘 질화막의 식각시 측벽으로 사이드(side) 식각되는 것을 억제시키고, 6sccm의 C₄F₈가스를 사용함으로써, 실리콘 질화막과 실리콘 산화막과의 선택비를 낮추게 되어 실리콘 질화막의 두께인 65% 정도인 650Å까지만 식각하게 되어 원하는 스페이서의 CD 즉, 0.410㎛ 정 도를 얻을 수 있게 된다.

또한, 표 1 및 도 6을 참조하면, 종래 기술의 식각공정에 의해 형성된 스페이서가 구비된 트랜지스터의 전기적 특성(SWR1)과 본 발명의 식각공정에 의해 형성된 스페이서가 구비된 트랜지스터의 전기적 특성(SWR2)을 측정한 PCM 그래프 및 그에 대한 수치를 개시한 표 1에 도시된 바와 같이, 본 발명에 따른 트랜지스터의 전기적 특성은 종래기술에 따른 트랜지스터의 전기적 특성보다 우수함을 알 수 있다.

이상에서와 같이, 본 발명에 따른 반도체 소자의 스페이서 형성방법은, 종래 기술에 개시된 압력보다 높은 압력 즉, 258mTorr의 압력을 사용함으로써, 실리콘 질화막의 식각시 측벽으로 사이드(side) 식각되는 것이 억제되고, 6sccm의 C₄F₈,를 사용함으로써, 실리콘 산화막과의 선택비를 낮추게 되어 실리콘 질화막의 두께인 65% 정도까지만 식각하게 되어 원하는 스페이서의 CD를 얻을 수 있게 되는 효과가 있다.

Claims

기판 상에 게이트 전극을 형성하는 단계와,

상기 게이트 전극이 형성된 기판 상에 스페이서용 실리콘 산화막 및 실리콘질화막을 각각 형성하는 단계와,

C₄F₈가스를 사용한 공정조건으로 상기 실리콘 질화막을 식각하는 단계와,

상기 실리콘 산화막을 식각하여 상기 게이트 전극의 측벽에 이중막의 스페이서를 형성하는 단계를 포함하며,

상기 실리콘 질화막 및 실리콘 산화막을 식각하여 이중막의 스페이서를 형성하는 단계는 듀얼 프리퀀시 RIE(Dual Frequency RIE)방식의 식각장비에서 수행하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
제1 항에 있어서, 상기 C₄F₈가스는

4~20sccm인 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
제1 항에 있어서, 상기 C₄F₈가스를 사용한 공정조건에는

100~ 300mTorr의 압력, 400W의 전력, 250sccm의 Ar가스, 150sccm의 N₂가스, 50sccm의 CH₃F가스, 150sccm의 O₂가스를 사용하여 상기 실리콘 질화막 두께의 65%를 식각 타겟(target)으로 하여 15초간 진행하는 공정조건을 더 추가하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
제1 항에 있어서, 상기 C₄F₈가스를 사용한 공정조건으로 상기 실리콘 질화막을 식각한 후,

1000VAT, 146mTorr의 압력, 400W의 소스전력, 450sccm의 Ar가스, 12 sccm의 CF₄가스, 50sccm의 CH₃F가스, 250sccm의 O₂가스로 EPD(end point decter)를 잡은 후에 EPD시간의 30%를 과식각하여 상기 식각된 실리콘 질화막을 다시 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
제1 항에 있어서, 상기 실리콘 산화막을 식각하는 단계는

146mTorr의 압력, 300W의 소스전력, 100W의 바이어스 전력, 450sccm의 Ar가스, 20sccm의 CF₄가스, 10sccm의 CH₃F가스, 150sccm의 O₂가스를 30초간 진행하는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
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