KR20050011480A - 반도체 소자의 게이트 스페이서 형성방법 - Google Patents
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Abstract
본 발명은 게이트 스페이서의 라인 폭을 확보하고, 기판 손실에 대한 균일도를 높이기 위한 반도체 소자의 게이트 스페이서 형성방법을 개시한다. 개시된 본 발명의 방법은, 게이트 측벽에 다중 구조를 갖는 스페이서를 형성하는 방법에 있어서, 게이트가 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제1산화막, 질화막 및 제2산화막을 차례로 증착하는 단계; 상기 제2산화막을 식각하여 제1스페이서를 형성하는 단계; 및 상기 제1스페이서를 마스크로 이용하여 상기 질화막 및 제1산화막을 식각하여 제2스페이서 및 제3스페이서를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 게이트스페이서(Gate Spacer)의 라인 폭(Line Width)을 확보하고, 기판 손실에 대한 균일도를 높이기 위한 반도체 소자의 게이트 스페이서 형성방법에 관한 것이다.
주지된 바와 같이, 게이트 스페이서는 단채널효과를 방지하기 위한 하나의 방법인 LDD(Lightly Doped Drain)의 형성을 위해 형성하게 되었다.
그런데, 반도체 소자의 고집적화의 요구에 따라 다양한 공정 기술들이 개발되면서, 상기 게이트 스페이서는, 단지 LDD 영역을 형성하기 위한 기능 이외에, 인접하는 게이트 전극들간의 전기적 차단 수단으로서의 기능을 행하게 되었다.
예컨데, 상기 게이트 스페이서는 자기정렬콘택(Self-Aligned Contact) 공정이 적용되는 고집적 반도체 소자의 제조 공정에서 LDD 영역의 형성 수단으로서 보다는 인접하는 게이트 전극들간이 전기적 차단 수단으로서의 기능에 더 큰 의미가 부여되고 있는 실정이다.
종래의 반도체 소자의 게이트 스페이서 형성방법에 대하여 도 1a 내지 도 1b를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 게이트 스페이서 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 반도체 기판(1) 상에 절연막(2), 게이트 도전막(3) 및 하드마스크막(4)으로 이루어진 게이트(5)를 형성한다. 그런 다음, 상기 게이트(5)를 포함한 기판 전면에 제1산화막(6), 질화막(7) 및 제2산화막(8)을 차례로 증착한다.
그리고, 도 1b에 도시된 바와 같이, 상기 제2산화막(8), 질화막(7) 및 제1산화막(6)을 한번에 식각함으로써, 상기 게이트(5)의 측벽에 제1스페이서(9), 제2스페이서(10) 및 제3스페이서(11)의 삼중 구조로 이루어지는 게이트 스페이서(12)를형성한다.
그러나, 종래의 기술에서는 상부부터 제2산화막/질화막/제1산화막을 모두 저선택비로 한번에 식각하여 게이트 스페이서를 형성한다. 물론, 고선택비로 실시하면 좋은 결과를 볼 수 있으나 중간층인 질화막이 50~100Å 정도의 두께밖에 되지 않으므로 초고선택비가 아니면 베리어(Barrier)로서의 역할을 하기 어렵다.
그래서, 선택비를 올리기 위해 상부 산화막인 상기 제2산화막의 두께를 감소시켜 타겟(Target)을 다소 감소시키면 게이트 스페이서의 라인 폭을 감소시키기 때문에 또 다른 문제점이 발생하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 제2산화막 식각 시 질화막에 대한 식각 선택비를 보다 높임으로써, 기판 손실에 대한 균일도를 높이고, 또한, 상기 제2산화막의 두께를 감소시키더라도 원하는 게이트 스페이서의 라인 폭을 확보하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 게이트 스페이서 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1b는 종래의 기술에 따른 반도체 소자의 게이트 스페이서 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 스페이서 형성방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 반도체 기판 22 : 절연막
23 : 도전막 24 : 하드마스크막
25 : 게이트 26 : 제1산화막
27 : 질화막 28 : 제2산화막
29 : 제1스페이서 30 : 제2스페이서
31 : 제2스페이서 32 : 게이트 스페이서
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 스페이서 형성방법은, 게이트 측벽에 다중 구조를 갖는 스페이서를 형성하는 방법에 있어서, 게이트가 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제1산화막, 질화막 및 제2산화막을 차례로 증착하는 단계; 상기 제2산화막을 식각하여 제1스페이서를 형성하는 단계; 및 상기 제1스페이서를 마스크로 이용하여 상기 질화막 및 제1산화막을 식각하여 제2스페이서 및 제3스페이서를 형성하는 단계를 포함한다.
여기서, 상기 게이트 스페이서의 형성을 위한 식각 공정은 MICP 식각장비 내에서 실시한다. 그리고, 상기 제2산화막의 식각 공정은 소오스 프리퀀시 및 바이어스 프리퀀시는 각각 13.56 MHz로, 소오스는 게이트 펄스 10 kHz로 실시하며, 마그네틱 필드 7G 이상에 플라즈마의 펄스 파워 듀티 비를 60~70%로 사용한다. 이 때, 베이스 식각 가스로서 C4F8 가스를 사용한다.
본 발명에 따르면, 게이트 스페이서의 라인 폭을 확보하고, 기판 손실에 대한 균일도를 높일 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 스페이서 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 게이트 스페이서 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체 기판(21) 상에 절연막(22), 도전막(23) 및 하드마스크막(24)으로 이루어진 게이트(25)를 형성한다.
그런 다음, 도 2b에 도시된 바와 같이, 상기 게이트(25)를 포함한 기판 전면에 제1산화막(26), 질화막(27) 및 제2산화막(28)을 차례로 증착한다.
이어서, 도 2c에 도시된 바와 같이, 상기 결과물을 MICP(MagnetizedInductively Coupled Plasma) 식각장비 내로 인입시킨 다음, 소오스 프리퀀시(Source Frequency) 및 바이어스 프리퀀시(Bias Frequency)는 각각 13.56 MHz로 사용하고, 소오스는 게이트 펄스(Pulse) 10 kHz를 사용하여 상기 제2산화막(28)을 식각한다. 이로써, 제1스페이서(29)를 형성한다. 이 때, 상기 제2산화막의 베이스(Base) 식각 가스로서 C4F8 가스를 사용한다. 또한, 7G 이상의 마그네틱 필드(Magnetic Field)에 플라즈마의 펄스 파워 듀티 비(Pulsed Power Duty Ratio)를 60~70%로 사용하며, 펄스 주기는 수 ㎲ 내지 수십 ㎲로 사용한다.
상기 펄스 방식은 종래의 연속적인 플라즈마 방식의 사용으로 발생되는 고에너지 전자 효과를 최소화하며, 상기 펄스 파워에서의 잔광(Afterglow) 타임(Time)에 전자가 냉각되면서 F, CF, CF2 기에 부착 반응(Attachment Reaction)이 일어나 양이온의 밀도(Density)가 감소하고 F-, CF-, CF3- 및 기타 음이온의 밀도가 증가하여 피처 바닥(Feature Bottom)의 축적 차지(Accumulated Charge)를 중성화(Neutralized) 시킨다. 이에 전체적인 전자 밀도는 연속적인 플라즈마 방식에 비해 감소한다. 이 때, 상기 F-, CF-, CF3- 및 기타 음이온의 밀도는 50~150arb.units이다. 상기 양이온의 밀도 감소 및 음이온의 밀도 증가는 패턴의 측면(Lateral) 식각 특성을 감소시켜서, 종래에 비해 포지티브(Positive)한 슬로프를 형성하도록 하며, 이로 인해 게이트 스페이서의 라인 폭을 확보할 수 있고, 후속 공정에서의 갭필(Gap Fill) 특성을 향상시킨다.
또한, 상기 식각 공정 중에서, 마그네틱 필드가 7G 이하인 경우에는 산화막과 질화막의 선택비가 수:1 이지만, 본 발명에서는 상기 마그네틱 필드를 7G 이상적용시키고, 생성되는 라디칼(Radical)을 측정해 보면, CF, CF2 라디칼의 생성율이 F 라디칼에 비해 훨씬 커진다. 이에, 산화막의 식각 속도를 상승시키는 반면 질화막의 식각 속도를 감소시켜 산화막과 질화막의 선택비가 수십:1 에서 최고 40:1 까지의 고선택비를 형성한다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 제1스페이서(29)를 마스크로 이용하여 상기 질화막(27) 및 상기 제1산화막(26)을 식각하여 제2스페이서(30) 및 제3스페이서(31)를 형성한다. 이에, 상기 게이트(25) 측벽에 상기 제1스페이서(29), 제2스페이서(30) 및 제3스페이서(31)의 삼중 구조로 이루어지는 게이트 스페이서(32)를 형성한다.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 MICP 식각장비 내에서 마그네틱 필드 7G 이상에 플라즈마 펄스 파워 듀티 비 60~70%로 상기 제2산화막을 식각함으로써 기판 손실에 대한 균일도를 높일 수 있고, 게이트 스페이서의 라인 폭을 확보할 수 있으며, 이로써, 반도체 소자의 특성을 향상시킬 수 있다.
이상에서와 같이, 본 발명은 게이트 스페이서 형성을 위한 상기 제2산화막의 식각 공정을 MICP 식각 장비 내에서 7G 이상의 마그네틱 필드를 적용시켜 실시함으로써, F 라디칼 보다 CF 및 CF2 라디칼을 증가시켜 산화막과 질화막의 선택비를 높임으로써 기판 손실에 대한 균일도를 높일 수 있다.
또한, 본 발명은 상기 제2산화막의 식각 시 플라즈마 펄스 파워 듀티 비를60~70%로 사용하여 양이온의 밀도를 줄이고, 음이온의 밀도를 높임으로써 측면 식각 특성을 감소시켜 종래에 비해 포지티브한 슬로프가 형성되어 게이트 스페이서의 라인 폭을 확보하고, 후속 공정에서의 갭 필 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (5)
- 게이트 측벽에 다중 구조를 갖는 스페이서를 형성하는 방법에 있어서,게이트가 구비된 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 제1산화막, 질화막 및 제2산화막을 차례로 증착하는 단계;상기 제2산화막을 식각하여 제1스페이서를 형성하는 단계; 및상기 제1스페이서를 마스크로 이용하여 상기 질화막 및 제1산화막을 식각하여 제2스페이서 및 제3스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제 1항에 있어서, 상기 게이트 스페이서의 형성을 위한 식각 공정은 MICP 식각장비 내에서 실시하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제 1항에 있어서, 상기 제2산화막의 식각 공정은 소오스 프리퀀시 및 바이어스 프리퀀시는 각각 13.56 MHz로, 소오스는 게이트 펄스 10 kHz로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제 1항에 있어서, 상기 제2산화막의 식각 시 마그네틱 필드 7G 이상에 플라즈마의 펄스 파워 듀티 비를 60~70%로 사용하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
- 제 1항에 있어서, 상기 제2산화막의 식각 시 베이스 식각 가스로서 C4F8 가스를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
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Cited By (3)
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2003
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