KR100792401B1 - 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 리세스의 프로파일을 개선하여 이온주입균일도를 향상시키는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 반도체 기판 상에 리세스 예정지역을 오픈시키는 마스크 패턴을 형성하는 단계; 상기 리세스 예정지역의 반도체 기판에 대해 제1 및 제2 메인식각을 순차적으로 진행하여 리세스를 형성하되, 상기 제2 메인식각은 상기 제1 메인식각시 보다 더 높은 바텀파워를 인가하여 진행하는 단계를 포함하고, 리세스의 프로파일을 개선하여 소자 특성및 수율을 향상시키는 효과가 있다.
리세스, 이온주입, 보이드, 메인식각

Description

리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE WITH RECESS GATE}
도 1 내지 도 2는 종래기술에 따른 리세스 게이트의 구조를 설명하기 위한 구조도.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 마스크 패턴
33 : 제1 메인식각 깊이 34 :제2 메인식각깊이
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 정션 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스 게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
도 1 내지 도 2는 종래 기술에 따른 리세스를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, "V"형 리세스 게이트의 경우는 이온주입 균일도 불량으로 인해서 셀 Vt의 쉬프트로 인해 부위별로 Vt가 달라지는 심각한 불량을 초래하는 문제가 있다(10).
도 2에 도시된 바와 같이, 플라스크 모양의 리세스 게이트의 경우 이온주입 균일도는 향상되나 후속 게이트 폴리 증착후 플라스크내에 폴리 보이드(Poly Void)가 발생하여 게이트 Rs및 후속 Wsix 증착후 패턴이 균일하지 못해 전기적 특성을 저해하는 문제가 있다(20).
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세 스의 프로파일을 개선하여 이온주입균일도를 향상시키는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 리세스 예정지역을 오픈시키는 마스크 패턴을 형성하는 단계; 상기 리세스 예정지역의 반도체 기판에 대해 제1 및 제2 메인식각을 순차적으로 진행하여 리세스를 형성하되, 상기 제2 메인식각은 상기 제1 메인식각시 보다 더 높은 바텀파워를 인가하여 진행하는 단계를 포함한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 상기 반도체 기판(31)상에 리세스 예정지역을 오픈시키는 마스크 패턴(32)를 형성한다. 이때, 상기 마스크 패턴(32)은 산화막(32a), 하드마스크(32b), 감광막(32c)로 형성된다. 상기 하드마스크(32b)는 폴리실리콘, SiON 또는 PE-Nitride중에서 어느 하나를 사용하여 형성하되 후속 리세스 형성 후 완전히 제거되도록 리세스 예정 깊이 보다 작게 형성한다.
도 3b에 도시된 바와 같이, 상기 감광막을 제거한 후, 상기 반도체 기판(31) 에 BT(Breaktrough) 식각을 실시하여 리세스 예정지역을 정의한다(도시생략). 이때, 상기 BT식각은 CF4, Ar 또는 O2 를 혼합하여 실시할 수 있다.
이후에, 리세스 예정지역의 상기 반도체 기판(31)을 일부 깊이(33) 식각하여 리세스를 형성하는 제1 메인식각을 실시한다. 이때, 상기 제1 메인식각은 소정의 탑파워와 바텀파워를 인가하여 실시한다. 상기 탑파워는 300Ｗ∼500Ｗ로 인가하고, 상기 바텀파워는 50Ｗ∼150Ｗ로 인가할 수 있다. 또한, 제1 메인식각은 Cl2, HBr, Ar 또는 SF6중에서 두가지 이상이 혼합된 가스를 사용하여 식각하되 산소(O2)를 혼합하여 실시한다.
도 2c에 도시된 바와 같이, 상기 제1 메인식각보다 높은 바텀파워를 인가하여 상기 리세스의 나머지부분(34)을 식각하는 제2 메인식각을 실시한다. 이때, 상기 제2 메인식각에서 탑파워는 제1 메인식각과 동일한 300Ｗ∼500Ｗ로 인가하고, 상기 바텀파워는 상기 탑파워의 80％∼100％가 되도록 240Ｗ∼500Ｗ로 인가하여 실시한다. 또한, 제2 메인식각은 Cl2, HBr, Ar 또는 SF6중에서 두가지 이상이 혼합된 가스를 사용하여 실시할 수 있다.
도 2d에 도시된 바와 같이, 상기 제1 및 제2 메인식각 후 형성된 상기 리세스를 포스트 식각처리(Post Etch Treatment, 이하 "PET"라 한다.)하여 반도체 기판(11) 표면의 데미지를 제거할 수 있다. 이때, 상기 PET는 다운스트림 방식의 플라즈마를 이용하되, 바이어스 파워를 인가하지 않고 실시한다. 상기 PET는 CF4 및 O2 가 혼합된 가스 또는 NF3 및 O2가 혼합된 가스 중에서 어느 하나를 사용하여 실시할 수 있다. 상기 PET를 실시하여 상기 반도체 기판(11) 표면의 데미지층을 40Å∼60Å 정도 제거하고, 동시에 플라즈마 산화막을 30Å∼50Å 의 두께로 형성한다. 또한, 상기 PET는 상기 리세스 깊이가 1500Å∼2000Å이 되도록 실시한다.
아래 표 1은 본 발명의 리세스 공정 조건의 예를 명시한 표이다.
Step Press Power(T/B) HBr Cl2 CF4 SF6 O2 Ar
(mT) (Ｗ) (sccm) (sccm) (sccm) (sccm) (sccm) (sccm)
BT 20 600 100 100
ME 1 15 450 100 100 150 6 30 250
ME 2 15 450 400 100 150 6 250
PET 10 650 0 40 70
표 1을 참조하면, 상기 리세스 공정은 총 4단계의 식각공정을 실시하는데, BT(Breakthrouhg), ME(Main Etch) 1, ME(Main Etch) 2 및 PET(Post Etch Treatment)의 공정으로 구성된다.
표 1에 따른 레시피를 살펴보면, BT식각 레시피는 20mT의 압력, 600Ｗ의 탑파워, 100Ｗ의 바텀파워 및 CF4를 100sccm의 유량으로 실시한다. 이후에, ME 1 레시피는 15mT의 압력, 450Ｗ의 탑파워, 100Ｗ의 바텀파워, HBr을 100sccm, Cl2를 150sccm, SF6를 6sccm, O2를 30sccm 및 Ar을 250sccm의 유량으로 실시한다. 이후에, ME 2 레시피는 15mT의 압력, 450Ｗ의 탑파워, 400Ｗ의 바텀파워, HBr을 100sccm, Cl2를 150sccm, SF6를 6sccm 및 Ar을 250sccm의 유량으로 실시한다. 이후에, PET 레시피는 10mT의 압력, 650Ｗ의 탑파워, CF4를 40sccm의 유량 및 O2를 70sccm의 유량으로 실시한다.
표 1에서, ME 1과 ME 2를 비교해 보면, 압력은 15mT로 동일하고, 탑파워는 450Ｗ로 동일하나, 바텀파워는 ME 1이 100Ｗ, ME 2가 400Ｗ의 차이를 갖는다. 또한, ME 1의 식각가스는 5가지, ME 2의 식각가스는 4가지가 사용되고, O2를 제외한 HBr, Cl2, SF6 및 Ar는 동일하다. 상기 ME 1에서는 O2를 30sccm의 유량으로 혼합한다.
상기한 본 발명은, 제1 메인식각 및 제2 메인식각의 두번의 메인식각공정을 실시하여 상기 리세스의 프로파일을 개선하여 이온주입 균일도 향상 및 보이드 문제를 개선하는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 리세스의 프로파일을 개선하여 소자 특성및 수율을 향상시키는 효과가 있다.

Claims (12)

  1. 반도체 기판 상에 리세스 예정지역을 오픈시키는 마스크 패턴을 형성하는 단계; 및
    상기 리세스 예정지역의 반도체 기판에 대해 제1 및 제2 메인식각을 순차적으로 진행하여 리세스를 형성하되, 상기 제2 메인식각은 상기 제1 메인식각시 보다 더 높은 바텀파워를 인가하여 진행하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 제1 및 제2 메인식각은,
    탑파워와 바텀파워를 인가하여 실시하되, 상기 탑파워는 상기 제1 및 제2 메인식각시 동일하게 인가하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 제2 메인식각의 바텀파워는 상기 탑파워의 80％∼100％가 되도록 인가하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2항에 있어서,
    상기 탑파워는 300Ｗ∼500Ｗ로 인가하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 제2 메인식각의 바텀파워는 240Ｗ∼500Ｗ로 인가하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 2항에 있어서,
    상기 제1 메인식각의 바텀파워는 50Ｗ∼150Ｗ로 인가하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 제1 메인식각은,
    Cl2, HBr, Ar 또는 SF6 중에서 두가지 이상이 혼합된 가스를 사용하여 식각하되 산소를 혼합하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 제2 메인식각은,
    Cl2, HBr, Ar 또는 SF6 중에서 두가지 이상이 혼합된 가스를 사용하여 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1항에 있어서,
    상기 제2 메인식각 후,
    상기 리세스를 포스트 식각처리 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9항에 있어서,
    상기 포스트 식각처리공정은 다운스트림방식의 플라즈마를 이용하여 실시하 는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10항에 있어서,
    상기 포스트 식각처리공정은 CF4 및 O2가 혼합된 플라즈마 또는 NF3 및 O2가 혼합된 플라즈마 중 어느하나를 사용하여 바이어스 파워를 인가하지 않고 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11항에 있어서,
    상기 포스트 식각처리공정은 상기 리세스가 형성된 반도체 기판 표면의 데미지층을 40Å∼60Å의 두께 제거하고, 동시에 플라즈마 산화막을 30Å∼50Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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