KR20060104034A - 리세스채널을 갖는 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 서로 다른 식각챔버에서 진행함에 따른 공정의 복잡성 및 웨이퍼 이동에 따른 파티클 생성을 방지하면서도 스트링어 형태의 레시듀가 발생되는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 실리콘 기판의 소정 영역에 필드산화막을 형성하는 단계, 상기 실리콘 기판 상부에 패드산화막, 반사방지막을 적층하는 단계, 상기 반사방지막 상에 마스크패턴을 형성하는 단계, 및 상기 마스크패턴을 식각장벽으로 이용하여 동일 식각 챔버(폴리실리콘 식각 챔버)에서 반사방지막과 패드산화막을 식각하는 1차 식각과 상기 실리콘기판을 소정 깊이로 식각하여 전기적 채널길이를 증가시키기 위한 리세스패턴을 형성하는 2차 식각을 인시튜로 진행하되, 서로 다른 레시피를 적용하여 상기 1,2차 식각을 진행하는 단계를 포함한다.
리세스채널, STR, OBARC, 스트링어, 폴리실리콘 식각 챔버, 파티클

Description

리세스채널을 갖는 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS CHANNEL}
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
표 1은 1차 식각공정과 2차 식각공정의 레시피에 따른 식각율을 비교한 일예.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 필드산화막
23 : 패드산화막 24 : OBARC
25 : STR 마스크 26 : 스트링어
27 : 리세스패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 제조 방법에 관한 것이다.
100nm 기술 이하의 DRAM 소자의 경우 좁아진 디자인룰에 의해 전기적 채널 길이(Electric channel length)가 짧아지고 이는 리프레시 타임(Refresh time)을 감소시키는 결과를 초래하게 되었다. 현재 접합내 전기적 채널 길이를 증가시키고자 SNC 홀 아래 접합이 형성되는 부분의 실리콘기판을 일정 깊이로 먼저 리세스시키므로써 인위적으로 채널길이를 증가시킨 리세스채널(Recess channel)을 갖는 STR(Step Transistor Recess) 공정이 개발중이다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 공정 단면도이다.
도 1에 도시된 바와 같이, 실리콘기판(11)의 소정영역에 STI(Shallow Trench Isolation) 공정을 이용하여 필드산화막(12)을 형성한다. 이때, 필드산화막(12)은 HDP 산화막(High Density Plasma Oxide)으로 형성한다.
다음으로, 전면에 셀산화막을 성장시키거나 STI 공정이 사용된 패드산화막(13)을 잔류시킨 상태에서, 패드산화막(13) 상에 OBARC(Organic Bottom Anti Reflective Coating layer, 14)를 형성하고, OBARC(14) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 STR 마스크(Step Transistor Recess, 15)를 형성한다.
이어서, STR 마스크(15)를 식각장벽으로 하여 OBARC(14)와 패드산화막(13)을 식각하고 연속해서 패드산화막(13) 식각후 드러난 실리콘기판(11)을 소정 깊이로 식각하여 채널을 위한 리세스패턴(16)을 형성한다.
도 1과 같은 종래기술에서, 리세스패턴(16)을 형성하기 위한 식각 공정은 다음의 두 가지 방법을 이용한다.
첫번 째, STR 마스크(15)를 식각장벽으로 하여 1차로 산화막 식각용 챔버에서 OBARC(14) 및 패드산화막(13)을 식각하고 2차로 폴리실리콘 식각용 챔버에서 실리콘기판(11)을 식각한다.
OBARC(14) 및 실리콘기판(11)을 각각의 이중 챔버에서 식각하는 이유는 동일 산화막 챔버에서 OBARC(14) 및 실리콘기판(11)을 한꺼번에 식각하는 경우에 필드산화막(12)으로 사용된 HDP 산화막의 과도한 식각이 발생되어 활성영역과 필드산화막(12) 지역의 과도한 단차가 발생하게 되고, 이는 후속 세정공정 진행시에 산화막 손실을 초래하여 그 단차 정도가 심해져 후속 게이트전극으로 사용되는 폴리실리콘막 식각시 폴리실리콘 레시듀 또는 EFH(Effective Field Height) 등의 문제가 발생할 가능성이 있다.
두번 째, 폴리실리콘 식각 챔버에서 OBARC(14)와 실리콘기판(11)을 모두 식각하는 경우가 있는데, 이 경우에는 OBARC(14)에 대한 식각율 저하로 충분한 식각률을 얻지 못하고 실리콘기판(11)의 빠른 식각율로 활성영역/필드산화막 사이에 일종의 스트링어(Stringer, 일명 뿔(horn))성 레시듀(17)가 발생하게 된다.
상기에서 설명한 문제점으로 인하여 종래기술은 OBARC(14)와 실리콘기판(11)을 나누어 식각하는 첫번 째 방법을 주로 사용하게 되었다.
그러나, 종래기술은 OBARC(14) 식각시와 실리콘기판(11) 식각시 서로 다른 식각 챔버를 이용함에 따라 공정이 매우 복잡해지고, 서로 다른 챔버로 웨이퍼를 이동함에 따라 파티클이 생성되는 것을 피할 수 없다.
이러한 파티클 생성을 방지하기 위해 두번 째 폴리실리콘 식각 챔버에서 모두 식각할 경우에는 스트링어성 레시듀로 인해 리프레시 타임 특성이 저하되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 서로 다른 식각챔버에서 진행함에 따른 공정의 복잡성 및 웨이퍼 이동에 따른 파티클 생성을 방지하면서도 스트링어 형태의 레시듀가 발생되는 것을 방지하여 안정적인 채널길이를 확보할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 실리콘 기판의 소정 영역에 필드산화막을 형성하는 단계, 상기 실리콘 기판 상부에 패드산화막, 반사방지막을 적층하는 단계, 상기 반사방지막 상에 마스크패턴을 형성하는 단계, 및 상기 마스크패턴을 식각장벽으로 이용하여 동일 식각 챔버에서 반사방지막과 패드산화막을 식각하는 1차 식각과 상기 실리콘기판을 소정 깊이로 식각하여 전기적 채널길이를 증가시키기 위한 리세스패턴을 형성하는 2차 식각을 인시튜로 진 행하되, 서로 다른 레시피를 적용하여 상기 1,2차 식각을 진행하는 단계를 포함하는 것을 특징으로 하고, 상기 1차 식각과 상기 2차 식각은 폴리실리콘 식각 챔버에서 인시튜로 진행하는 것을 특징으로 하며, 상기 1차 식각은 상기 반사방지막이 가장 빠른 식각율을 갖고, 상기 필드산화막이 가장 느린 식각율을 가지며, 상기 실리콘기판의 식각율이 상기 반사방지막과 필드산화막의 중간 식각율을 갖는 레시피로 진행하는 것을 특징으로 하고, 상기 2차 식각은 상기 실리콘기판 대비 상기 필드산화막이 빠른 식각율을 갖는 레시피로 진행하는 것을 특징으로 하고, 상기 1차 식각은 CF4/O2의 혼합가스로 진행하는 것을 특징으로 하며, 상기 2차 식각은 CF4/CHF3의 혼합가스로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘기판(21)의 소정영역에 STI 공정을 이용하여 필드산화막(22)을 형성한다. 이때, 필드산화막(22)은 HDP 산화막으로 형성한다.
다음으로, 전면에 셀산화막을 성장시키거나 STI 공정이 사용된 패드산화막(23)을 잔류시킨 상태에서, 패드산화막(23) 상에 OBARC(24)를 형성하고, OBARC(24) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 STR 마스크(25)를 형성한다.
도 2b에 도시된 바와 같이, STR 마스크(25)를 식각장벽으로 하여 OBARC(24)와 패드산화막(23)을 식각한다. 이하, OBARC(24)와 패드산화막(23)을 식각하는 공정을 1차 식각공정이라고 한다.
상기 OBARC(24) 식각을 위한 1차 식각공정은, OBARC(24), 실리콘기판(21), HDP 산화막의 순서로 식각율이 빠르게 한다. 즉, 1차 식각공정시에 OBARC(24)의 식각율이 가장 빠르고 HDP 산화막의 식각율이 가장 느리게 하는 레시피를 이용한다.
예컨대, 1차 식각공정의 레시피는, 식각가스로 CF4/O2를 1:1의 비율로 플로우시키되 O2를 5sccm∼30sccm으로 플로우시키고 소스파워 및 바이어스 파워를 2:1∼5:1의 비율로 인가하므로써 OBARC(24)의 식각율이 가장 빠르게 그리고 실리콘기판(21)을 다음으로 하고, HDP 산화막을 가장 느리게 하여 필드산화막(22)의 식각손실을 최소화한다.
한편, 위와 같은 1차 식각공정시에 실리콘기판(21)의 식각율이 HDP 산화막보다 빠르므로 OBARC(24) 및 패드산화막(23) 식각후 오픈되는 실리콘기판(21)에 대해 최대 200Å 정도의 과도식각(Over etch)이 진행되며, 이때 활성영역과 필드산화막(22)의 경계면에 스페이서 형태의 스트링어(26)가 발생하는 것을 피할 수 없다.
도 2c에 도시된 바와 같이, STR 마스크(25)를 식각장벽으로 이용하여 1차 식각공정후 드러나는 실리콘기판(21)을 소정 깊이로 식각하여 전기적 채널길이를 증가시키기 위한 리세스패턴(27)을 형성한다.
상기 리세스패턴(28)을 형성하기 위한 식각공정을 설명의 편의상 2차 식각공정이라고 하며, 2차 식각 공정은 1차 식각공정과 다르게 필드산화막(22)으로 사용된 HDP 산화막이 실리콘기판(21)보다 빠른 식각율을 갖고 식각되도록 조절하므로써 HDP 산화막의 적절한 손실을 도모하여 실리콘 뿔 프로파일 즉, 스트링어를 제거한다.
이를 위해 2차 식각공정은 1차 식각시 레시피로 사용된 CF4/O2에서 O2 가스를 제거하며 대신 CHF3의 폴리머 생성가스를 주입하여 즉, CF4/CHF3의 혼합가스를 이용하여 실리콘기판(21)의 식각율을 감소시키며, 더불어 소스와 바이어스파워를 1:1의 비율로 하여 물리적인 식각을 유도하여 필드산화막(22)으로 사용된 HDP 산화막의 높은 식각율을 유지하도록 한다.
위와 같이, 2차 식각공정시에 HDP 산화막의 식각율을 높게 유지하여 실리콘기판(21) 식각시 실리콘기판(21)과 HDP 산화막이 모두 리세스되고(도면부호 '100' 참조) 1차 식각공정시에 발생된 스트링어 역시 제거되어 리세스패턴(27)의 안정적인 모양을 형성한다.
표1은 1차 식각공정과 2차 식각공정의 레시피에 따른 식각율을 비교한 일예이다.
레시피 식각율(Å/sec)
산화막 실리콘기판 OBARC
1차식각(40mT/350WS/150WB/10 CF4/150 Ar/10 O2) 5 21 30
2차 식각(40mT/350WS/350WB/10 CF4/50 Ar/30 CHF3) 11.8 2
표1에서 40mT는 압력, 350WS는 소스파워, 150WB/350WB는 바이어스파워를 나타내며, Ar은 플라즈마 생성을 위한 불활성 가스이다.
표1에 의하면, 1차 식각공정시 산화막의 식각율은 5Å/sec로서 실리콘기판 및 OBARC에 비해 현저히 낮고, 특히 OBARC의 식각율이 실리콘기판에 비해 10Å/sec 정도 더 높은 것을 알 수 있다.
그리고, 2차 식각공정시 산화막의 식각율(11.8)이 실리콘기판의 식각율(2)에 비해 현저히 높음을 알 수 있다.
전술한 바와 같은 STR 공정의 리세스패턴(27)을 형성하기 위한 1,2차 식각공정은 모두 폴리실리콘 전용 식각챔버에서 인시튜로 진행하며, 이처럼 동일 식각챔버에서 OBARC(24) 및 실리콘기판(21)을 식각하므로 웨이퍼 이동이 생략되어 파티클 생성을 방지한다.
그리고, 1차 식각공정과 2차 식각공정의 식각레시피 조절을 통해 스트링어를 제거해줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 동일 폴리실리콘 식각챔버에서 OBARC와 실리콘기판을 식각 하므로 웨이퍼 이동이 생략되어 파티클 생성을 방지할 수 있는 효과가 있다.
또한, 본 발명은 폴리실리콘 식각챔버에서 식각을 진행함에 따라 발생하는 스트링어를 식각레시피 조절을 통해 제거해주므로써 리프레시 타임 특성을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 실리콘 기판의 소정 영역에 필드산화막을 형성하는 단계;
    상기 실리콘 기판 상부에 패드산화막, 반사방지막을 적층하는 단계;
    상기 반사방지막 상에 마스크패턴을 형성하는 단계; 및
    상기 마스크패턴을 식각장벽으로 이용하여 동일 식각 챔버에서 반사방지막과 패드산화막을 식각하는 1차 식각과 상기 실리콘기판을 소정 깊이로 식각하여 전기적 채널길이를 증가시키기 위한 리세스패턴을 형성하는 2차 식각을 인시튜로 진행하되, 서로 다른 레시피를 적용하여 상기 1,2차 식각을 진행하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 1차 식각과 상기 2차 식각은 폴리실리콘 식각 챔버에서 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 1차 식각은,
    상기 반사방지막이 가장 빠른 식각율을 갖고, 상기 필드산화막이 가장 느린 식각율을 가지며, 상기 실리콘기판의 식각율이 상기 반사방지막과 필드산화막의 중간 식각율을 갖는 레시피로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 1차 식각은,
    CF4/O2의 혼합가스로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제4항에 있어서,
    상기 1차 식각은,
    상기 CF4/O2를 1:1의 비율로 플로우시키되 상기 O2를 5sccm∼30sccm으로 플로우시키고, 소스파워 및 바이어스 파워를 2:1∼5:1의 비율로 인가하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 2차 식각은,
    상기 실리콘기판 대비 상기 필드산화막이 빠른 식각율을 갖는 레시피로 진행 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 2차 식각은,
    CF4/CHF3의 혼합가스로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제6항에 있어서,
    상기 2차 식각은,
    소스파워와 바이어스파워를 1:1의 비율로 인가하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
KR1020050025850A 2005-03-29 2005-03-29 리세스채널을 갖는 반도체소자의 제조 방법 KR20060104034A (ko)

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