KR100940652B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
실시예는 반도체 소자의 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트 스택을 형성하는 단계, 상기 게이트 스택의 양 측면에 스페이서를 형성하는 단계, 상기 게이트 스택 및 상기 스페이서를 덮도록 상기 반도체 기판 상에 질화막을 형성하는 단계, 상기 질화막을 평탄화하는 단계 및 상기 질화막을 통해 상기 반도체 기판과 접촉되도록 형성된 콘택 전극을 포함하는 것을 특징으로 한다. 실시예는 반도체 소자에서 게이트를 덮는 절연막으로서 질화막을 사용하여 컨택 금속이나 외부로부터 유입되는 이온 및 전하를 막아 전하 로스(charge loss) 또는 전하 게인(charge ganin)를 방지하여 플래쉬 메모리 소자의 신뢰성을 향상시킨다.
플래쉬 메모리, 질화막
Description
실시예는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리는 종래 이피롬(EPROM: Erasable Programmable Read Only Memory)과 이이피롬(EEPROM: Electrically Erasable PROM)의 장점을 동시에 구현하고자 하는데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리이지만 정보의 프로그래밍과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 램(RAM: Random Access Memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무자동화 기기의 하드 디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜 차이에 의해 채널 내에서 핫 일렉트론이 발생되면, 그 중 게이트를 이루는 다결정 실리 콘과 산화막 사이의 포텐셜 장벽인 3.1 eV 이상의 에너지를 얻은 일부 일렉트론이 콘트롤 게이트에 걸리는 높은 전기장에 의해 플로팅 게이트로 이동하여 저장된다.
따라서, 일반적인 모스 소자에서는 핫 일렉트론이 소자의 열화 원인이 되기 때문에 가능한 억제시키는 방향으로 소자 설계가 이루어지나, 플래쉬 메모리에서는 이러한 핫 일렉트론을 생성시키는 방향으로 소자 설계가 이루어진다.
최근 플래쉬 메모리 사이즈가 축소됨에 따라 게이트 간의 간격이 줄어 절연막의 갭필 문제가 발생하며, 이로 인하여 게이트 사이에 보이드 등이 발생되어 콘택 형성시에 텅스텐 브릿지(W-bridge)가 발생되고 수율이 감소되는 문제점이 있다.
실시예는 반도체 소자에서 층간 절연막으로서 게이트 상에 질화막을 증착하여 신뢰성을 개선할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트 스택을 형성하는 단계, 상기 게이트 스택의 양 측면에 스페이서를 형성하는 단계, 상기 게이트 스택 및 상기 스페이서를 덮도록 상기 반도체 기판 상에 질화막을 형성하는 단계, 상기 질화막을 평탄화하는 단계 및 상기 질화막을 통해 상기 반도체 기판과 접촉되도록 형성된 콘택 전극을 포함하는 것을 특징으로 한다.
실시예는 반도체 소자에서 게이트를 덮는 절연막으로서 질화막을 사용하여 컨택 금속이나 외부로부터 유입되는 이온 및 전하를 막아 전하 로스(charge loss) 또는 전하 게인(charge ganin)를 방지하여 플래쉬 메모리 소자의 신뢰성을 향상시키는 효과가 있다.
실시예는 게이트와 게이트 사이에 절연막의 갭필 능력을 향상시켜 불량을 감소시키고 수율을 향상시키는 효과가 있다.
이하, 첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1 내지 도 6은 실시예에 따른 반도체 소자를 제조하는 공정을 보여주는 단면도들이다.
반도체 기판(100) 상에 90~100Å 두께의 패드산화막(105)을 형성한다.
상기 패드산화막(105)은 산소 분위기 및 700~900℃의 온도에서 FTP(Furnace Thermal Process) 방법으로 증착하여 형성할 수 있다.
상기 패드산화막(105)이 형성된 상기 반도체 기판(100) 전면에 플로팅 게이트용 제 1 폴리실리콘막을 형성한다.
상기 제 1 폴리실리콘막은 LP-CVD 등의 방법을 이용하여 1000~5500Å 두께로 형성된다.
상기 제 1 폴리실리콘막 상에 ONO(Oxide-Nitride-Oxide) 구조의 유전체막을 형성한다.
예를 들어, 상기 유전체막은 700~800℃의 조건에서 LP-CVD(Low Pressure Chemical Vapor Deposition) 방법으로 50~70Å의 두께로 패드산화막(105)을 형성하고, 650~750℃의 조건에서 LP-CVD법으로 60~80Å의 두께로 질화막을 형성한 다음 80~900℃의 조건에서 FTP 방법으로 산화막을 형성하여 ONO 구조를 구성한다.
상기 유전체막 상에 LP-CVD 등의 방법을 이용하여 1000~5500Å의 컨트롤 게 이트용 제 2 폴리실리콘막을 형성한다.
상기 제 2 폴리실리콘막, 상기 유전체막, 상기 제 1 폴리실리콘막 및 상기 패드산화막을 패터닝하여 게이트 스택을 형성한다.
상기 게이트 스택은, 상기 플로팅 게이트(110), 유전체막 패턴(120) 및 컨트롤 게이트(130)를 포함한다. 그리고, 상기 반도체 기판(100)과 상기 게이트 스택 사이에 터널링 산화막(105)이 개재된다.
도 1에 도시한 바와 같이, 상기 게이트 스택이 형성된 반도체 기판(100) 전면에 제 1 절연막(141), 제 2 절연막(142) 및 제 3 절연막(143)을 순차적으로 형성한다.
상기 제 1 절연막(141), 제 2 절연막(142) 및 제 3 절연막(143)은 산화막 및 질화막 중 적어도 하나를 포함할 수 있다.
예를 들어, 상기 제 1 절연막(141)은 HTO(high temperature oxide)막일 수 있다.
예를 들어, 상기 제 2 절연막(142)은 TEOS막일 수 있다.
예를 들어, 상기 제 3 절연막(143)은 실리콘질화막일 수 있다.
상기 HTO막은 고온에서 산화처리하여 형성할 수 있다. 상기 HTO막은 고온에서 CVD(Chemical Vapor Deposition)를 이용하여 증착할 수도 있다.
상기 제 1 절연막(141)은 약 50~100Å의 두께로 형성할 수 있다.
상기 TEOS막은 예를 들어, 650~700℃의 조건에서 CVD 방법으로 형성할 수 있다.
상기 제 2 절연막(142)은 약 100~300Å의 두께로 형성할 수 있다.
상기 실리콘질화막은 CVD 방법으로 형성할 수 있다.
상기 제 3 절연막(143)은 600~1000Å의 두께로 형성할 수 있다.
도 2에 도시한 바와 같이, 상기 제 1 내지 제 3 절연막(141, 142,143)을 건식 식각으로 에치백하여 상기 게이트 스택 양 측면에 제 1 내지 제 3 절연막(141, 142, 143)으로 이루어진 예비 스페이서(140a)를 형성한다.
상기 예비 스페이서(140a)를 형성한 후, 상기 반도체 기판(100)에 고농도의 불순물을 이온 주입하여 상기 게이트 스택 양측의 상기 반도체 기판(100)에 소스 및 드레인 영역(101)을 형성한다.
이후, 상기 제 3 절연막(143)을 제거하고, 상기 반도체 기판(100) 전면에 제 4 절연막(144)을 형성한다.
상기 제 4 절연막(144)을 실리콘질화막일 수 있다.
상기 제 4 절연막(144)은 100~300Å의 두께로 형성할 수 있다.
상기 제 4 절연막(144)은 상기 제 3 절연막(143)이 제거된 예비 스페이서(140a) 및 컨트롤 게이트(130) 상면을 덮는다.
도 4에 도시한 바와 같이, 상기 제 4 절연막(144)을 건식 식각으로 에치백하여 상기 제 1 절연막(141), 제 2 절연막(142) 및 제 4 절연막(144)으로 이루어지며 상기 게이트 스택 양측면에 배치된 스페이서(140b)를 형성한다.
상기 제 4 절연막(144)은 상기 제 3 절연막(143)보다 두께가 얇기 때문에 상기 스페이서(140b)의 가로폭이 상기 예비스페이서(140a)의 가로폭보다 작다.
따라서, 상기 게이트 스택의 스페이서(140b)에서 인근의 다른 게이트 스택의 스페이서까지의 간격이 넓어져 이후 층간 절연막의 갭필 능력이 향상될 수 있다.
또한, 상기 컨트롤 게이트(130) 상면과 소스 및 드레인 영역(101)의 반도체 기판(101) 상면에 살리사이드(salicide)를 형성하는데, 살리사이드 방지막이 산화막으로 이루어져 상기 살리사이드 방지막 제거 공정에서 상기 제 1 및 제 2 절연막(141, 142)으로만 이루어진 예비 스페이서(140a) 하부로 언더컷이 발생될 수 있는데 실시예에 따른 제 4 절연막(144)은 제 1 및 제 2 절연막(141, 142) 상에 형성되어 스페이서(140b)를 보호하고 언더컷을 방지하여 소자를 보호할 수 있다.
도 5에 도시한 바와 같이, 상기 스페이서(140b) 및 게이트 스택이 형성된 상기 반도체 기판(100) 전면에 층간 절연물질로서 질화막(150)을 형성한다.
상기 질화막(150)은 5000~7000Å의 두께로 형성할 수 있다.
상기 질화막(150)은 상기 두께보다 충분히 두껍게 형성한 후, 화학기계적 연마(CMP) 공정으로 상면을 평탄화할 수 있다.
상기 질화막(150)은 상기 게이트 스택 사이에 보이드(void) 없이 양호하게 갭필이 잘 이루어질 수 있다.
이후, 도 6에 도시한 바와 같이, 상기 질화막(150)에 상기 컨트롤 게이트(130)의 일부, 상기 소스 및 드레인 영역(101)을 노출하는 적어도 하나의 콘택홀을 형성한다.
상기 콘택홀 내에 콘택 전극(151)을 형성하고, 상기 콘택 전극(151)과 접속되도록 상기 질화막(150) 상에 금속 배선(152)을 형성한다.
상기 게이트 스택의 측면에 형성된 스페이서(140b)의 폭이 작아서 상기 게이트 간 간격이 확보될 수 있으므로 갭필 능력이 좋아 상기 질화막(150) 형성시에 게이트 사이에 보이드와 같은 갭필 불량이 발생되는 것을 방지할 수 있으며, 콘택 전극 형성시에 텅스텐 브릿지(W-bridge)가 발생되는 것을 방지할 수 있으며 수율이 향상되는 장점이 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 6은 실시예에 따른 반도체 소자를 제조하는 공정을 보여주는 단면도들이다.
Claims (6)
- 반도체 기판 상에 게이트 스택을 형성하는 단계;상기 게이트 스택의 양 측면에 스페이서를 형성하는 단계;상기 게이트 스택 및 상기 스페이서를 덮도록 상기 반도체 기판 상에 질화막을 형성하는 단계;상기 질화막을 평탄화하는 단계; 및상기 질화막을 통해 상기 반도체 기판과 접촉되도록 형성된 콘택 전극을 포함하고,상기 스페이서를 형성하는 단계는,상기 게이트 스택 상에 제 1 절연막, 제 2 절연막 및 제 3 절연막을 순차적으로 형성하는 단계;상기 제 1 내지 제 3 절연막을 에치백하여 상기 게이트 스택 측면에 예비 스페이서를 형성하는 단계;상기 게이트 스택 양측의 상기 반도체 기판 상에 불순물을 주입하는 단계;상기 제 3 절연막을 제거하는 단계;상기 반도체 기판 전면에 제 4 절연막을 형성하는 단계; 및상기 제 4 절연막을 건식 식각하여, 상기 게이트 스택 측면에 상기 제 1, 2 및 4 절연막으로 이루어진 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1항에 있어서,상기 제 1 및 제 2 절연막은 산화막이고 상기 제 3 및 제 4 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 3 절연막은 600~1000Å 의 두께를 가지며 상기 제 4 절연막은 100~300Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 평탄화된 질화막은 5000~7000Å의 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 게이트 스택을 형성하는 단계는,상기 반도체 기판 상에 패드산화막을 형성하는 단계;상기 패드 산화막 상에 제 1 폴리실리콘막을 형성하는 단계;상기 제 1 폴리실리콘막 상에 유전체막을 형성하는 단계;상기 유전체막 상에 제 2 폴리실리콘막을 형성하는 단계;상기 제 2 폴리실리콘막, 상기 유전체막,상기 제 1 폴리실리콘막 및 상기 패드산화막을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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|---|---|---|---|---|
| JP2000228512A (ja) | 1999-02-08 | 2000-08-15 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR20010065285A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 플래쉬 메모리 셀의 제조 방법 |
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| KR20050011480A (ko) * | 2003-07-23 | 2005-01-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 스페이서 형성방법 |
-
2007
- 2007-11-28 KR KR1020070121896A patent/KR100940652B1/ko not_active IP Right Cessation
Patent Citations (4)
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