KR100881018B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
실시예는 반도체 소자의 제조 방법을 제공한다. 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 적어도 두개의 게이트 스택을 형성하는 단계, 상기 게이트 스택을 덮도록 상기 반도체 기판 전면에 산화막을 형성하는 단계, 상기 산화막을 질소 플라즈마처리하여 산질화막을 형성하는 단계, 상기 산질화막 상에 상기 게이트 스택 사이의 공통 소스 영역을 오픈하는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 산질화막을 식각하는 단계 및 상기 반도체 기판의 상기 공통 소스 영역에 이온 주입하는 단계를 포함하는 것을 특징으로 한다. 실시예는 플래쉬 메모리 소자에서 공통 소스 영역 형성시에 게이트 손상을 방지하여 소자의 신뢰성을 향상시키고 플래쉬 메모리 소자의 수명 및 성능을 향상시킬 수 있다.
공통 소스, 플래쉬 메모리
Description
실시예는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리는 종래 이피롬(EPROM: Erasable Programmable Read Only Memory)과 이이피롬(EEPROM: Electrically Erasable PROM)의 장점을 동시에 구현하고자 하는데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리이지만 정보의 프로그래밍과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 램(RAM: Random Access Memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무자동화 기기의 하드 디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜 차이 에 의해 채널 내에서 핫 일렉트론이 발생되면, 그 중 게이트를 이루는 다결정 실리콘과 산화막 사이의 포텐셜 장벽인 3.1 eV 이상의 에너지를 얻은 일부 일렉트론이 콘트롤 게이트에 걸리는 높은 전기장에 의해 플로팅 게이트로 이동하여 저장된다.
플래시 메모리는 플로팅 게이트(Floating Gate) 및 콘트롤 게이트(Control Gate)를 포함하는 스택(Stack)형 게이트 구조를 가지고 있다. 이러한 플래시 메모리는 낸드(NAND)형과 노어(NOR)형으로 구분할 수 있는데, NOR형 플래시 메모리는 각각의 셀이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조로 되어 있다. 특히, NOR형 플래시 메모리에는 공통 소스(Common Source)가 형성되는데, 즉 16개의 셀마다 1개의 콘택(Contact)이 형성되고, 이 16개의 셀의 소스 라인이 n+ 확산층으로 연결되는 구조를 갖는다.
상기 공통 소스를 형성하기 위한 공정에서, 공통 소스 영역을 오픈하여 식각하게 된다. 상기 식각시에 패드 산화막이 제거되는데 이 패드 산화막과 동일한 물질로 이루어진 수직한 게이트 스택 측면의 ONO막도 식각에 의하여 손상을 입게 된다. 또한, 공통 소스 영역의 이온 주입 공정에서 상기 게이트 스택의 측면도 손상을 입게 된다.
이와 같이, 손상된 게이트 스택은 플래쉬 메모리의 커플링비(coupling ratio)의 변화를 가져와 소자 특성을 변질시키고 소자의 신뢰성을 저하시키는 문제점이 있다.
실시예는 플래쉬 메모리 소자에서 공통 소스 영역 형성시에 게이트 손상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 적어도 두개의 게이트 스택을 형성하는 단계, 상기 게이트 스택을 덮도록 상기 반도체 기판 전면에 산화막을 형성하는 단계, 상기 산화막을 질소 플라즈마처리하여 산질화막을 형성하는 단계, 상기 산질화막 상에 상기 게이트 스택 사이의 공통 소스 영역을 오픈하는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 상기 산질화막을 식각하는 단계 및 상기 반도체 기판의 상기 공통 소스 영역에 이온 주입하는 단계를 포함하는 것을 특징으로 한다.
실시예는 플래쉬 메모리 소자에서 공통 소스 영역 형성시에 게이트 손상을 방지하여 소자의 신뢰성을 향상시키고 플래쉬 메모리 소자의 수명 및 성능을 향상시키는 효과가 있다.
이하, 첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한 다.
도 1 내지 도 8은 실시예에 따른 반도체 소자를 제조하는 공정을 보여주는 단면도들이다.
도 1에 도시한 바와 같이, 반도체 기판(100) 상에 반도체 기판(100)상에 90~100Å 두께의 패드산화막(105a)을 형성한다.
상기 패드산화막(105a)은 산소 분위기 및 700~900℃의 온도에서 FTP(Furnace Thermal Process) 방법으로 증착하여 형성할 수 있다.
상기 패드산화막(105a)이 형성된 상기 반도체 기판(100) 전면에 플로팅 게이트용 제 1 폴리실리콘막(110a)을 형성한다.
상기 제 1 폴리실리콘막(110a)은 LP-CVD 등의 방법을 이용하여 1000~5500Å 두께로 형성된다.
상기 제 1 폴리실리콘막(110a) 상에 ONO(Oxide-Nitride-Oxide) 구조의 유전체막(120a)을 형성한다.
예를 들어, 상기 유전체막(120a)은 700~800℃의 조건에서 LP-CVD(Low Pressure Chemical Vapor Deposition) 방법으로 50~70Å의 두께로 패드산화막(105a)을 형성하고, 650~750℃의 조건에서 LP-CVD법으로 60~80Å의 두께로 질화막을 형성한 다음 80~900℃의 조건에서 FTP 방법으로 산화막을 형성하여 ONO 구조를 구성한다.
상기 유전체막(120a) 상에 LP-CVD 등의 방법을 이용하여 1000~5500Å의 컨트롤 게이트용 제 2 폴리실리콘막(130a)을 형성한다.
도 2에 도시한 바와 같이, 상기 제 2 폴리실리콘막(130a), 상기 유전체막(120a), 상기 제 1 폴리실리콘막(110a) 및 상기 패드산화막(105a)을 패터닝하여 게이트 스택을 형성한다.
상기 게이트 스택은, 상기 실리사이드 패턴(101)을 덮는 플로팅 게이트(110), 유전체막 패턴(120) 및 컨트롤 게이트(130)를 포함한다. 그리고, 상기 반도체 기판(100)과 상기 게이트 스택 사이에 터널링 산화막(105)이 개재된다.
도 3에 도시한 바와 같이, 상기 게이트 스택이 형성된 반도체 기판(100) 전면에 산화막(140a)을 형성한다.
상기 산화막(140a)은 예를 들어, 650~700℃, TEOS 50~800sccm의 조건에서 CVD(Chemical Vapor Deposition) 방법으로 50~100Å의 두께로 형성할 수 있다.
상기 산화막(140a)은 상기 게이트 스택의 상부면, 측면 및 상기 게이트 스택 사이의 상기 반도체 기판(100)을 덮을 수 있다.
도 4에 도시한 바와 같이, 상기 산화막(140a)을 질소 플라즈마(plasma nitridation)처리하여 산질화막(140b)을 형성한다.
상기 질소 플라즈마 처리 이후, RTA(Rapid Thermal Anneal) 공정을 이용하여 짧은 시간에 급격히 온도를 상승시켜서 상기 산화막(140a)을 질화시킨다.
상기 질소 플라즈마 처리는 RF 파워는 200~1500W, 압력은 10~20mtorr, 질소 유량은 50~400sccm 의 조건에서 수행할 수 있다.
상기 RTA는 850~1100℃, 10~760torr, 질소 유량은 10~400sccm, 산소 유량은 10~400sccm 의 조건에서 수행할 수 있다.
이후, 도 5에 도시한 바와 같이, 상기 반도체 기판(100) 전면에 형성된 산질화막(140b) 상에 공통 소스 영역을 오픈하는 포토레지스트 패턴(150)을 형성한다.
상기 포토레지스트 패턴(150)은 상기 공통 소스 영역(CS)이 형성되는 상기 게이트 스택 사이의 반도체 기판(100)을 오픈할 뿐만 아니라, 상기 게이트 스택의 일 측면도 오픈하게 된다. 이때, 상기 게이트 스택은 상기 산질화막(140b)이 덮고 있으므로 상기 게이트 스택의 플로팅 게이트(110), 유전체막(120) 및 컨트롤 게이트(130)는 드러나지 않는다.
도 6에 도시한 바와 같이, 상기 포토레지스트 패턴(150)을 마스크로 상기 산질화막(140b)을 RIE(Reactive Ion Etching) 한다.
상기 RIE 공정은 플라즈마 이온의 직진성을 이용하여 상기 산질화막(140b)을 식각하는 것으로 측면 식각보다 바닥면의 식각이 더 잘 이루어진다.
따라서, 상기 포토레지스트 패턴(150)에 의하여 오픈된 상기 공통 소스 영역(CS)의 산질화막(140b)이 식각된다.
그리고, 상기 식각된 산질화막(140b)에 의해 드러난 상기 반도체 기판(100)의 일부가 소정 깊이로 식각되어 상기 게이트 스택 사이에 리세스(recess)(101)가 형성된다.
상기 산질화막(140b)은 상기 게이트 스택의 측면에 형성되어 상기 RIE 공정에서 상기 게이트 스택의 측면이 손상되는 것을 방지하는 보호 측벽의 역할(140c)을 한다.
상기 보호 측벽(140c)이 형성된 후에, 도 7에 도시한 바와 같이, 상기 리세 스(101)가 형성된 상기 반도체 기판(100)에 1차 이온 주입 공정(Implantation)을 이용하여 비소(Arsenic) 또는 인(Phosphorus) 등의 불순물을 상기 공통 소스 영역(C)의 반도체 기판(100) 표면에 주입한다.
상기 1차 이온 주입 공정은 상기 반도체 기판(100)에 대하여 수직한 방향으로 불순물이 주입되도록 한다.
이때, 상기 보호 측벽(140c)은 이들 불순물의 주입에 대하여 게이트 스택을 보호하는 역할을 한다.
도 8에 도시한 바와 같이, 1차 이온 주입된 상기 반도체 기판(100)에 2차 이온 주입 공정을 이용하여 상기 공통 소스 영역(CS)의 반도체 기판(100)에 불순물을 주입한다.
상기 2차 이온 주입 공정은 상기 반도체 기판(100)에 대하여 경사진 방향으로 불순물이 주입되도록 한다.
이후에는, 상기 포토레지스트 패턴(150)를 제거하고 반도체 기판(100)을 세정한다.
그 후, 일반적인 로직 공정을 거쳐 플래시 메모리 소자를 제조한다.
한편, 상기 산질화막(140b)은 상기 이온 주입 공정 이후에 제거될 수도 있고, 제거되지 않을 수도 있다.
실시예에 따르면 상기 게이트 스택을 덮는 산질화막(140b)을 형성하고 공통 소스 영역을 형성함으로써 상기 공통 소스 영역을 형성하기 위한 식각 공정 동안에 상기 게이트 스택이 손상되는 것을 방지할 수 있으며, 상기 공통 소스 영역의 이온 주입 공정에서 상기 게이트 스택이 손상되는 것을 방지할 수 있다.
따라서, 제품의 성능 및 수명이 보다 향상된 플래시 메모리 소자를 제조할 수 있으며, 플래쉬 메모리 소자 특성이 향상되는 효과가 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 8은 실시예에 따른 반도체 소자를 제조하는 공정을 보여주는 단면도들이다.
Claims (8)
- 반도체 기판 상에 적어도 두개의 게이트 스택을 형성하는 단계;상기 게이트 스택을 덮도록 상기 반도체 기판 전면에 산화막을 형성하는 단계;상기 산화막을 질소 플라즈마처리하고 RTA(Rapid Thermal Anneal) 공정을 이용하여 상기 산화막을 질화시켜 산질화막을 형성하는 단계;상기 산질화막 상에 상기 게이트 스택 사이의 공통 소스 영역 및 상기 게이트 스택의 일측면을 오픈하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 상기 산질화막을 식각하여 상기 포토레지스트 패턴에 의해 드러난 상기 게이트 스택의 측면은 상기 산질화막에 의해 보호되고 상기 포토레지스트 패턴에 의하여 오픈된 상기 공통 소스 영역의 산질화막은 식각되는 단계;상기 게이트 스택 사이의 드러난 상기 반도체 기판을 식각하여 상기 공통 소스 영역에 리세스를 형성하는 단계; 및상기 반도체 기판의 상기 공통 소스 영역에 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 게이트 스택을 형성하는 단계는,상기 반도체 기판 상에 패드산화막을 형성하는 단계;상기 패드 산화막 상에 제 1 폴리실리콘막을 형성하는 단계;상기 제 1 폴리실리콘막 상에 유전체막을 형성하는 단계;상기 유전체막 상에 제 2 폴리실리콘막을 형성하는 단계;상기 제 2 폴리실리콘막, 상기 유전체막,상기 제 1 폴리실리콘막 및 상기 패드산화막을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하 는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 산화막을 질소 플라즈마처리하여 상기 산질화막을 형성하는 단계에 있어서,상기 산화막이 형성된 상기 반도체 기판을 RF 파워는 200~1500W, 압력은 10~20mtorr, 질소 유량은 50~400sccm 의 조건에서 질소플라즈마 처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 질소 플라즈마 처리하는 단계 이후에,상기 반도체 기판을 850~1100℃, 10~760torr, 질소 유량은 10~400sccm, 산소 유량은 10~400sccm 의 조건에서 RTA(Rapid Thermal Anneal) 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1항에 있어서,상기 공통 소스 영역에 이온 주입하는 단계에 있어서,상기 반도체 기판에 대하여 수직한 방향으로 불순물을 주입하는 1차 이온 주입 공정 및 상기 반도체 기판에 대하여 경사진 방향으로 불순물을 주입하는 2차 이온 주입 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 산화막은 50~100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298675A (zh) * | 2015-05-26 | 2017-01-04 | 旺宏电子股份有限公司 | 半导体元件及其制造方法 |
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2007
- 2007-11-16 KR KR1020070117293A patent/KR100881018B1/ko not_active IP Right Cessation
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