KR20090056430A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20090056430A KR20090056430A KR1020070123566A KR20070123566A KR20090056430A KR 20090056430 A KR20090056430 A KR 20090056430A KR 1020070123566 A KR1020070123566 A KR 1020070123566A KR 20070123566 A KR20070123566 A KR 20070123566A KR 20090056430 A KR20090056430 A KR 20090056430A
- Authority
- KR
- South Korea
- Prior art keywords
- hard mask
- film
- layer
- control gate
- dielectric
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 230000008569 process Effects 0.000 claims description 16
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 238000004140 cleaning Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 239000012808 vapor phase Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 18
- 239000000243 solution Substances 0.000 description 12
- KRHYYFGTRYWZRS-UHFFFAOYSA-N hydrofluoric acid Substances F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 238000005406 washing Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- SEGAWZJKNCDOMI-UHFFFAOYSA-N 2,2,2-trimethoxyethylazanium;hydroxide Chemical compound [OH-].COC(C[NH3+])(OC)OC SEGAWZJKNCDOMI-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910021642 ultra pure water Inorganic materials 0.000 description 1
- 239000012498 ultrapure water Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
실시예는 플래쉬 메모리 소자에서 게이트 패터닝시에 사용하는 하드 마스크로 질화막을 사용하여 유전체막을 덮음으로써 유전체막의 언더컷을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다. 또한, 실시예는 하드마스크 재질을 변경하여 게이트 스택의 손상을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 플로팅게이트막, 유전체막, 컨트롤 게이트막, 제 1 하드마스크를 순차적으로 형성하는 단계, 상기 제 1 하드마스크를 마스크로 상기 컨트롤 게이트막 및 상기 유전체막을 식각하여 컨트롤 게이트 및 유전체막 패턴을 형성하는 단계, 상기 컨트롤 게이트 및 유전체막 패턴이 형성된 상기 반도체 기판 전면에 제 2 하드마스크막을 형성하는 단계, 상기 제 2 하드마스크막을 식각하여 상기 컨트롤 게이트 및 유전체막 패턴을 감싸는 제 2 하드마스크를 형성하는 단계, 상기 제 2 하드마스크를 마스크로 상기 플로팅게이트막을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
하드 마스크, 플래쉬 메모리
Description
실시예는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리는 종래 이피롬(EPROM: Erasable Programmable Read Only Memory)과 이이피롬(EEPROM: Electrically Erasable PROM)의 장점을 동시에 구현하고자 하는데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리이지만 정보의 프로그래밍과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 램(RAM: Random Access Memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무자동화 기기의 하드 디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜 차이 에 의해 채널 내에서 핫 일렉트론이 발생되면, 그 중 게이트를 이루는 다결정 실리콘과 산화막 사이의 포텐셜 장벽인 3.1 eV 이상의 에너지를 얻은 일부 일렉트론이 콘트롤 게이트에 걸리는 높은 전기장에 의해 플로팅 게이트로 이동하여 저장된다.
도 1은 종래 플래쉬 메모리 소자를 보여주는 단면도이다.
도 1에 도시한 바와 같이, 플래쉬 메모리 소자는 반도체 기판(10) 상에 플로팅 게이트(Floating Gate)(11), 유전체막(12) 및 콘트롤 게이트(Control Gate)(13)를 포함하는 스택(Stack)형 게이트 구조를 가지고 있다.
상기 유전체막(12)은 산화막-질화막-산화막(Oxide-Nitride-Oxide;ONO) 구조로 이루어지는데, 실리콘 산화막 또는 실리콘 질화막으로 이루어진 하드 마스크를 제거시에 노출된 유전체막에 언더컷(undercut)(A)이 발생되어 소자 특성이 저하되는 문제점이 있다.
실시예는 플래쉬 메모리 소자에서 게이트 패터닝시에 사용하는 하드 마스크로 질화막을 사용하여 유전체막을 덮음으로써 유전체막의 언더컷을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
또한, 실시예는 하드 마스크 재질을 변경하여 게이트 스택의 손상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 플로팅게이트막, 유전체막, 컨트롤 게이트막, 제 1 하드 마스크를 순차적으로 형성하는 단계, 상기 제 1 하드 마스크를 마스크로 상기 컨트롤 게이트막 및 상기 유전체막을 식각하여 컨트롤 게이트 및 유전체막 패턴을 형성하는 단계, 상기 컨트롤 게이트 및 유전체막 패턴이 형성된 상기 반도체 기판 전면에 제 2 하드 마스크막을 형성하는 단계, 상기 제 2 하드 마스크막을 식각하여 상기 컨트롤 게이트 및 유전체막 패턴을 감싸는 제 2 하드 마스크를 형성하는 단계, 상기 제 2 하드 마스크를 마스크로 상기 플로팅게이트막을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 플로팅게이트막, 유전체막, 컨트롤 게이트막을 순차적으로 형성하는 단계, 상기 컨트롤 게이트 막 상에 LTO막을 형성하는 단계, 상기 LTO막을 패터닝하여 하드 마스크를 형성하는 단계, 상기 하드 마스크를 마스크로 상기 컨트롤 게이트막, 상기 유전체막 및 상기 플로팅 게이트막을 식각하여 게이트 스택을 형성하는 단계 및 상기 하드 마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.
실시예는 플래쉬 메모리 소자에서 게이트 패터닝시에 사용하는 하드 마스크로 질화막을 사용하여 유전체막을 덮음으로써 유전체막의 언더컷을 방지하여 소자의 특성 저하를 방지하고 수율을 향상시킬 수 있는 효과가 있다.
또한, 실시예는 하드 마스크의 재질을 변경하여 게이트 스택의 프로파일에 영향이 없으면서도 유전체막의 손상을 방지할 수 있으므로 수율을 향상시키고 신뢰성을 확보하며 공정이 간단한 효과가 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자의 제조 방법에 대해 상세히 설명하도록 한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 삭제, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다.
첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 제조 방법을 구 체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 2 내지 도 7은 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.
도 2에 도시한 바와 같이, 반도체 기판(100) 전면에 플로팅 게이트용 제 1 폴리실리콘막(110a)을 형성한다.
상기 제 1 폴리실리콘막(110a)은 LP-CVD 등의 방법을 이용하여 1000~5500Å 두께로 형성된다.
상기 제 1 폴리실리콘막(110a) 상에 ONO(Oxide-Nitride-Oxide) 구조의 유전체막(120a)을 형성한다.
예를 들어, 상기 유전체막(120a)은 700~800℃의 조건에서 LP-CVD(Low Pressure Chemical Vapor Deposition) 방법으로 50~70Å의 두께로 산화막을 형성하고, 650~750℃의 조건에서 LP-CVD법으로 60~80Å의 두께로 질화막을 형성한 다음 80~900℃의 조건에서 FTP 방법 또는 LP-CVD 법으로 50~70Å의 두께로 산화막을 형성하여 ONO 구조를 구성할 수 있다.
상기 유전체막(120a) 상에 LP-CVD 등의 방법을 이용하여 1000~5500Å의 컨트롤 게이트용 제 2 폴리실리콘막(130a)을 형성한다.
상기 제 2 폴리실리콘막(130a) 상에 제 1 하드 마스크막(150a)을 형성한다.
상기 제 1 하드 마스크막(150a)은 산화막으로 이루어질 수 있다.
이때, 상기 제 1 하드 마스크막(150a)은 기존보다 두께를 두배이상 낮춰서 형성할 수 있다. 왜냐하면, 추후 공정에서 상기 제 1 하드 마스크를 식각마스크로 상기 제 2 폴리실리콘막(130a) 및 유전체막(120a)까지만 식각하기 때문이다. 상기 제 1 하드 마스크(150a)는 300~1000Å의 두께로 형성할 수 있다.
예를 들어, 제 1 하드 마스크막(150a)으로 기존에 1000Å 이상의 두께로 형성하였다면, 실시예는 500Å 이하의 두께로 형성할 수도 있다. 따라서, 제 1 하드 마스크막(150a) 재료 비용을 절감할 수도 있다.
도 3 및 도 4에 도시한 바와 같이, 상기 제 2 폴리실리콘막(130a) 상에 포토레지스트 패턴(160)을 형성한다.
상기 포토레지스트 패턴(160)을 마스크로 상기 제 1 하드 마스크막(150a), 상기 제 2 폴리실리콘막(130a), 상기 유전체막(120a)을 식각하여 컨트롤 게이트 전극(130), 유전체막 패턴(120)을 형성한다.
상기 컨트롤 게이트 전극(130) 및 상기 유전체막 패턴(120)으로 이루어진 예비 게이트 스택들 사이로 상기 제 1 폴리실리콘막(110a)의 일부가 노출된다.
이후, 상기 포토레지스트 패턴(160) 및 상기 제 1 하드 마스크막(150a)을 제거한다.
도 5에 도시한 바와 같이, 상기 예비 게이트 스택 및 상기 노출된 제 1 폴리실리콘막(110a)을 덮도록 제 2 하드 마스크막(170a)을 형성한다.
상기 제 2 하드 마스크막(170a)은 질화막으로 이루어질 수 있다.
상기 제 2 하드 마스크막(170a)은 100 ~ 300Å의 두께로 형성할 수 있다.
도 6에 도시한 바와 같이, 상기 제 2 하드마스크막(170) 및 제 1 폴리실리콘막(110a)을 건식 식각 방식으로 식각한다.
상기 건식 식각 방식은 이방성 식각 공정으로서 식각 이온이 직진성을 가지고 상기 반도체 기판으로 충돌하므로 상기 컨트롤 게이트 전극 상부면의 제 2 하드 마스크막(170a) 및 상기 제 1 폴리실리콘막(110a) 상부에 형성된 제 2 하드 마스크막(170a)이 식각되며 상기 컨트롤 게이트 전극(130) 및 유전체막 패턴(120) 측벽의 제 2 하드 마스크막(170a)은 제거되지 않는다. 또한, 상기 컨트롤 게이트 전 극(130) 상부면의 상기 제 2 하드 마스크(170)는 완전히 제거되지 않도록 한다.
상기 예비 게이트 스택 사이의 상기 제 2 하드 마스크막(170a) 및 제 1 폴리실리콘막(110a)이 식각되어 플로팅 게이트 전극(110)을 형성한다.
도 7에 도시한 바와 같이, 상기 컨트롤 게이트 전극 상부면 및 측면에 형성된 상기 제 2 하드 마스크(170)를 습식 식각으로 제거한다.
상기 습식 식각에서 사용하는 식각액은 H3PO4 를 포함할 수 있으며, 100~160℃조건에서 90 ~ 270 초 동안 습식 식각할 수 있다.
상기 제 2 하드 마스크(170)를 습식 식각으로 제거한 이후, 파티클(particle)과 같은 불순물을 제거하기 위하여 세척 용액(NC-2 세정액)용액을 이용하여 5~20분 동안 처리할 수 있다.
상기 세척 용액은 TMH(TrimethylOxyethylAmmonium-hydroxide, 4%함유 용액) : H2O2 : H2O = 1 : 2~3 : 20~37의 배합으로 이루어질 수 있다.
도 8 내지 도 10은 다른 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.
도 8에 도시한 바와 같이, 반도체 기판(200) 상에 제 1 폴리 실리콘막(210a), 유전체막(220a), 제 2 폴리 실리콘막(230a)이 순차적으로 형성된다.
상기 제 2 폴리 실리콘막(230a) 상에 하드 마스크막(250a)이 형성되고, 상기 하드 마스크막(250a) 상에 포토레지스트 패턴(260)이 형성된다.
상기 하드 마스크막(250a)은 LTO(low temperature oxide)막으로 이루어진다.
상기 LTO막은 LPCVD(Low Pressure Chemical Vapor Deposition) 공정으로 형성되며, 500℃ 이하의 저온에서 저압 분위기 상에서 SiH4 및 N2O 등의 가스를 혼합하여 증착시켜 형성할 수 있다. 예를 들어, 상기 LTO막은 180~220℃, 5~120초동안 500~ 3000Å의 두께로 형성할 수 있다.
상기 포토레지스트 패턴(260)을 마스크로 상기 하드 마스크막(250a)을 패터닝하고, 하드 마스크(250)를 마스크로 상기 제 2 폴리실리콘막(230a), 유전체막(220a) 및 제 1 폴리실리콘막(210a)을 식각하여 플로팅 게이트 전극(210), 유전체막 패턴(220), 컨트롤 게이트 전극(230)으로 이루어진 게이트 스택을 형성한다.
상기 유전체막 패턴(220)은 산화막-질화막-산화막(ONO)의 3중 구조로 이루어질 수 있다.
예를 들어, 상기 유전체막(220a)은 700~800℃의 조건에서 LP-CVD(Low Pressure Chemical Vapor Deposition) 방법으로 50~70Å의 두께로 산화막을 형성하고, 650~750℃의 조건에서 LP-CVD법으로 60~80Å의 두께로 질화막을 형성한 다음 80~900℃의 조건에서 FTP 방법 또는 LP-CVD 법으로 50~70Å의 두께로 산화막을 형성하여 ONO 구조를 구성할 수 있다.
상기 유전체막 패턴(220)의 산화막과 상기 하드 마스크(250)의 막질은 서로 다르므로 다공성(porous)의 무른(soft) 막질을 가진 상기 하드 마스크(250)는 DHF(Dilute HF cleaning) 용액을 이용하여 산화막에 대한 식각 선택비를 높임으로써 상기 하드 마스크(250)를 습식 식각으로 용이하게 제거할 수 있다.
상기 DHF 용액은 불산과 초순수(deionized water)를 1: 100~250 의 비율로 희석하여 사용할 수 있다.
상기 습식 식각 공정의 시간은 남아있는 하드 마스크(250)의 양에 따라 달라질 수 있다.
예를 들어, 남아 있는 LTO막이 400 ~ 1000Å일 때, 50 ~ 300초 동안 상기 DHF 용액으로 상기 LTO막을 상기 게이트 스택의 유전체막의 손상 없이 처리하여 제거할 수 있다.
이어서, 상기 게이트 스택 및 반도체 기판의 표면의 개질 (surface treatment)를 위해 VPC(Vapor Phase Cleaning)방법으로 60 ~ 85℃ 온도에서 처리할 수 있다.
상기 VPC 방법으로 불산(HF)을 이용할 수 있다.
상기 VPC는 온도가 감소할수록 예를 들어, 30 ~ 40℃ 온도에서 처리될때 식각률이 증가하게 되는데, 실시예에 의한 VPC 공정은 60 ~ 85℃범위에서 처리함으로써 게이트 패턴들에 영향을 주지 않으며 유전체막의 손상이 없도록 할 수 있다.
이후, 파티클(particle)과 같은 불순물을 제거하기 위하여 세척 용액(NC-2 세정액)용액을 이용하여 5~20분 동안 처리할 수 있다.
상기 세척 용액은 TMH(TrimethylOxyethylAmmonium-hydroxide, 4%함유 용액) : H2O2 : H2O = 1 : 2~3 : 20~37의 배합으로 이루어질 수 있다.
도 11은 실시예에 따른 하드 마스크의 막질 특성을 보여주는 그래프이다.
도 11에 도시한 바와 같이, 하드 마스크로 사용하는 열산화막(Thermal oxide)인 TEOS막과 실시예에 따른 하드 마스크 재질인 LTO막의 식각률 변화를 보 면, DHF 용액을 200:1로 희석하여 하드 마스크를 제거한다. 공정 시간(DHF process time)에 따라 식각되는 LTO막질의 하드 마스크의 두께를 보면 유전체막의 ONO구조에 손상이 없는 범위는 50 ~ 300초 이내이다.
이때, LTO막의 식각률은 급격히 증가하는 데 비하여 TEOS막은 식각량(etch amount)의 변화가 거의 없음을 알 수 있다.
즉, 상기 LTO막의 하드 마스크 제거시에 상기 TEOS막과 막질이 비슷한 ONO막은 거의 손상받지 않음을 알 수 있다.
실시예는 게이트 패터닝 공정에서 하드 마스크로서 LTO막을 사용함으로써 패터닝에 문제가 없으며, ONO구조에 손상을 방지함으로써 기존에 사용하던 장비를 이용하여 포토 및 식각을 진행할 수 있으므로 원가절감 뿐만 아니라, 수율을 향상시키고 신뢰성 등을 향상시킬 수 있는 장점이 있다.
실시예는 점차 선폭이 줄어듬에 따라 발생되는 하드 마스크 패터닝 불량, 유전체막 손상 등을 방지할 수 있으므로 KrF광 및 ArF광을 이용하여 90nm이하 기술의 반도체 소자를 제조할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이하, 첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 제조 방법을 구체적으로 설명한다. 이하, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 실시예에 따른 반도체 소자의 제조 공정을 보여주는 순서도이고, 도 2 내지 도 7은 도 1의 공정 순서에 따라 제조되는 반도체 소자의 단면도들이다.
도 1은 종래 플래쉬 메모리 소자를 보여주는 단면도이다.
도 2 내지 도 7은 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.
도 8 내지 도 10은 다른 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.
도 11은 실시예에 따른 하드마스크의 막질 특성을 보여주는 그래프이다.
Claims (9)
- 반도체 기판 상에 플로팅게이트막, 유전체막, 컨트롤 게이트막, 제 1 하드마스크를 순차적으로 형성하는 단계;상기 제 1 하드마스크를 마스크로 상기 컨트롤 게이트막 및 상기 유전체막을 식각하여 컨트롤 게이트 및 유전체막 패턴을 형성하는 단계;상기 컨트롤 게이트 및 유전체막 패턴이 형성된 상기 반도체 기판 전면에 제 2 하드마스크막을 형성하는 단계;상기 제 2 하드마스크막을 식각하여 상기 컨트롤 게이트 및 유전체막 패턴을 감싸는 제 2 하드마스크를 형성하는 단계;상기 제 2 하드마스크를 마스크로 상기 플로팅게이트막을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 1 하드마스크는 산화막으로 이루어지고, 상기 제 2 하드마스크는 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 2 하드마스크를 형성하는 단계에 있어서,상기 제 2 하드마스크막을 건식 식각하여 상기 컨트롤 게이트 및 상기 유전 체막 패턴의 측면을 보호하는 제 2 하드마스크를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 유전체막은 산화막-질화막-산화막(ONO)막 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 플로팅 게이트를 형성한 이후에,상기 제 2 하드마스크를 H3PO4 를 포함하는 식각 용액으로 100~160℃조건에서 습식 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 플로팅게이트막, 유전체막, 컨트롤 게이트막을 순차적으로 형성하는 단계;상기 컨트롤 게이트막 상에 LTO막을 형성하는 단계;상기 LTO막을 패터닝하여 하드 마스크를 형성하는 단계;상기 하드 마스크를 마스크로 상기 컨트롤 게이트막, 상기 유전체막 및 상기 플로팅 게이트막을 식각하여 게이트 스택을 형성하는 단계; 및상기 하드마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소 자의 제조 방법.
- 제 6항에 있어서,상기 LTO막을 형성하는 단계에 있어서,상기 LTO막은 LPCVD(Low Pressure Chemical Vapor Deposition) 공정으로 180~220℃ 온도에서 증착하는 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 하드마스크를 제거하는 단계에 있어서,상기 상기 하드 마스크는 DHF(Dilute HF cleaning) 용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 하드마스크를 제거하는 단계 이후에,상기 반도체 기판 전면을 VPC(Vapor Phase Cleaning)방법으로 60 ~ 85℃ 온도에서 처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070123566A KR100947945B1 (ko) | 2007-11-30 | 2007-11-30 | 반도체 소자의 제조 방법 |
| US12/273,820 US20090142914A1 (en) | 2007-11-30 | 2008-11-19 | Method for Manufacturing Semiconductor Device |
| TW097146445A TW200924120A (en) | 2007-11-30 | 2008-11-28 | Method for manufacturing semiconductor device |
| CN2008101819363A CN101447423B (zh) | 2007-11-30 | 2008-11-28 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070123566A KR100947945B1 (ko) | 2007-11-30 | 2007-11-30 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090056430A true KR20090056430A (ko) | 2009-06-03 |
| KR100947945B1 KR100947945B1 (ko) | 2010-03-15 |
Family
ID=40676167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070123566A KR100947945B1 (ko) | 2007-11-30 | 2007-11-30 | 반도체 소자의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20090142914A1 (ko) |
| KR (1) | KR100947945B1 (ko) |
| CN (1) | CN101447423B (ko) |
| TW (1) | TW200924120A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120035017A (ko) * | 2010-10-04 | 2012-04-13 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8833439B2 (en) * | 2011-04-21 | 2014-09-16 | Halliburton Energy Services, Inc. | Galvanically isolated exit joint for well junction |
| CN102931143B (zh) * | 2011-08-10 | 2015-04-29 | 无锡华润上华科技有限公司 | NOR Flash器件制作方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004963A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 스택 게이트 플래쉬 이이피롬 셀의 제조 방법 |
| KR100414562B1 (ko) * | 2001-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 비휘발성 메모리 셀의 제조 방법 |
| KR20030002722A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20050003537A (ko) * | 2003-06-27 | 2005-01-12 | 주식회사 하이닉스반도체 | 플래시 소자의 제조 방법 |
| KR20050002424A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| US6955964B2 (en) * | 2003-11-05 | 2005-10-18 | Promos Technologies, Inc. | Formation of a double gate structure |
| KR100609980B1 (ko) * | 2004-09-01 | 2006-08-09 | 동부일렉트로닉스 주식회사 | 피엠디막의 과식각 방지 방법 |
| KR100632620B1 (ko) * | 2005-04-22 | 2006-10-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| US7670959B2 (en) * | 2006-12-26 | 2010-03-02 | Spansion Llc | Memory device etch methods |
-
2007
- 2007-11-30 KR KR1020070123566A patent/KR100947945B1/ko not_active IP Right Cessation
-
2008
- 2008-11-19 US US12/273,820 patent/US20090142914A1/en not_active Abandoned
- 2008-11-28 CN CN2008101819363A patent/CN101447423B/zh not_active Expired - Fee Related
- 2008-11-28 TW TW097146445A patent/TW200924120A/zh unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120035017A (ko) * | 2010-10-04 | 2012-04-13 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101447423A (zh) | 2009-06-03 |
| CN101447423B (zh) | 2011-05-18 |
| TW200924120A (en) | 2009-06-01 |
| US20090142914A1 (en) | 2009-06-04 |
| KR100947945B1 (ko) | 2010-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100556527B1 (ko) | 트렌치 소자 분리막 형성 방법 및 불휘발성 메모리 장치의제조 방법 | |
| KR100954116B1 (ko) | 반도체 소자의 리세스패턴 형성방법 | |
| KR100397176B1 (ko) | 불휘발성 메모리 장치의 평탄화 방법 | |
| KR100539158B1 (ko) | 플래쉬 메모리 소자의 게이트간 유전막 형성 방법 | |
| US7238572B2 (en) | Method of manufacturing EEPROM cell | |
| KR100824633B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100757327B1 (ko) | 불 휘발성 메모리 소자의 형성 방법 | |
| KR100947945B1 (ko) | 반도체 소자의 제조 방법 | |
| US6596588B2 (en) | Method of fabricating a flash memory cell | |
| JP4863616B2 (ja) | 不揮発性メモリ素子のゲート電極形成方法 | |
| US8030165B2 (en) | Poly gate etch method and device for sonos-based flash memory | |
| US8017027B2 (en) | Semiconductor fabricating process | |
| KR100808800B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100788364B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20080074406A (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| KR100661216B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100823694B1 (ko) | 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법 | |
| KR100493910B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20060098101A (ko) | 균일한 터널 절연막을 갖는 비휘발성 기억소자들 및 그 제조방법들 | |
| KR100620221B1 (ko) | 반도체 소자 제조 방법 | |
| KR20050031299A (ko) | 플래시 메모리의 컨트롤 게이트 제조방법 | |
| KR100800944B1 (ko) | 플래시 메모리의 게이트 전극 제조방법 | |
| KR100749738B1 (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| KR100474739B1 (ko) | 비휘발성 메모리 셀의 경사진 플로팅 게이트 제조방법 | |
| KR100620231B1 (ko) | 플로팅 게이트 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |