KR100632620B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 산화막을 증착 및 식각하여 트렌치를 형성하고 트렌치에 금속을 채우고 CMP(Chemical Mechanical Polishing)하여 비트라인을 형성함에 있어서, 상기 트렌치 식각 공정의 에치 스탑 레이어(etch stop layer)와 상기 CMP 공정의 CMP 스탑 레이어 및 트렌치 측면의 습식 배리어(wet barrier)를 습식 캐미컬(wet chemical)에 대해 식각률이 낮은 열처리된 SiON막으로 형성함으로써, 습식 크리닝 공정시 산화막의 손실을 방지하기 위한 기술이다.
이와 같은 본 발명을 이용하면, 비트라인 두께 및 폭을 일정하게 형성할 수 있으므로, 비트라인 저항 및 커패시턴스를 일정하게 유지시킬 수 있다.
비트라인, 습식 배리어, 에치 스탑 레이어, CMP 스탑 레이어, SiON
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 제 1 SiON막
12 : 산화막 13 : 제 2 SiON막
14 : 하드마스크막 15 : 트렌치
16 : 습식 배리어 17 : 비트라인
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 비트라인의 두께 및 폭을 균일하게 형성하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자(flash memory device)에서 비트라인(bitline)은 게이트, 소오스 콘택 및 드레인 콘택 등의 소정의 하부 패턴이 형성된 반도체 기판상에 산화막을 증착한 후, 산화막에 트렌치를 형성하고 트렌치내에 금속막을 채운 다음 금속막을 CMP(Chemical Mechanical Polishing)하여 형성한다.
비트라인의 두께(thickness) 및 폭(width)은 비트라인 저항 및 커패시턴스(capacitance)값을 결정한다. 따라서, 상기 산화막의 두께와 폭을 일정하게 조절해야만 비트라인 저항 및 커패시턴스 값을 일정하게 유지할 수 있다.
비트라인 폭(width)의 불균일은 트렌치를 형성한 이후 금속막 형성 공정 전에 진행하는 크리닝(cleaning) 공정시 상기 트렌치 측면의 산화막 손실에 기인한다. 이를 방지하기 위해서는 트렌치 측면에 질화막으로 습식 배리어를 형성하고 있다. 그러나, 질화막은 산화막에 비하여 유전율이 높기 때문에 습식 배리어에 의하여 비트라인 커패시턴스(capacitance)가 증가되는 문제가 발생된다.
한편, 비트라인 두께(thickness)의 불균일은 트렌치 식각 공정 또는 금속막 CMP 공정시 산화막의 손실에 기인하며, 이를 방지하기 위해서는 산화막 상, 하부에 각각 CMP 스탑 레이어와 에치 스탑 레이어(etch stop layer)를 형성해야 한다.
그러나, 트렌치를 형성한 이후 금속막 형성 공정 전에 진행하는 크리닝(cleaning) 공정에 사용되는 습식 캐미컬(wet chemical)에 의하여 CMP 스탑 레이어 및 에치 스탑 레이어가 손실됨에 따라 비트라인 두께의 불균일 문제가 완전히 해결되지 않고 있다.
이러한 비트라인 두께 및 폭의 불균일성 문제는 디바이스가 축소(shrink)됨 에 따라서 더욱 두드러지게 되며, 비트라인 저항 및 커패시턴스의 불균일을 초래하여 디바이스의 특성을 악화시킨다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 비트라인의 두께 및 폭을 균일하게 하기 위한 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 비트라인의 저항 및 커패시턴스의 균일성을 향상시키는데 있다.
본 발명의 또 다른 목적은 비트라인 커패시턴스를 줄이는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 (a)반도체 기판상에 제 1 SiON막을 형성하고 열처리하는 단계와, (b)상기 열처리된 제 1 SiON막상에 절연막을 형성하는 단계와, (c)상기 절연막상에 제 2 SiON막을 형성하고 열처리하는 단계와, (d)상기 열처리된 제 2 SiON막과 상기 절연막 및 상기 열처리된 제 1 SiON막을 패터닝하여 트렌치를 형성하는 단계와, (e)전면에 제 3 SiON막을 형성하고 열처리한 다음 상기 열처리된 제 3 SiON막을 상기 트렌치 측면에만 남기는 단계와, (f)상기 트렌치내에 비트라인을 형성하는 단계를 포함한다.
바람직하게, 상기 제 1 SiON막을 150~300Å의 두께로 형성하는 것을 특징으 로 한다.
바람직하게, 상기 (a)단계와 (c)단계 및 (e)단계의 열처리 온도는 500~850℃인 것을 특징으로 하는 것을 특징으로 한다.
바람직하게, 상기 (a)단계와 (c)단계 및 (e)단계의 열처리 공정은 산화분위기 및 비활성 분위기에서 실시하는 것을 특징으로 한다.
바람직하게, 상기 제 2 SiON막을 200~500Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 제 3 SiON막을 30~100Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 (d)단계는 상기 열처리된 제 2 SiON막상에 하드마스크막을 형성하는 단계와, 사진 식각 공정으로 상기 하드마스크막과 상기 열처리된 제 2 SiON막을 패터닝하는 단계와, 상기 패터닝된 하드마스크막을 마스크로 상기 절연막과 상기 열처리된 제 1 SiON막을 패터닝하여 트렌치를 형성하는 단계와, 상기 하드마스크막을 제거하는 단계로 이루어짐을 특징으로 한다.
바람직하게, 상기 하드마스크막을 실리콘 질화막으로 형성하는 것을 특징으로 한다.
바람직하게, 상기 하드마스크막 제거시 인산(H3PO4)을 사용하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
다음에 표 1은 열처리되지 않은 SiON막의 습식 크리닝 공정에 따른 두께 변화 및 식각률(Å/min)을 측정한 결과이다.
| 웨이퍼 상태 | 도포 직후 SiON 두께 | 트렌치 식각 이후 SiON 두께 | |||||
| 웨이퍼 | #1 | #2 | #3 | #4 | #5 | #6 | |
| 습식 캐미컬(처리시간) | 99HF(5초) | 300BOE(5초) | H3PO4(5초) | 99HF(5초) | 300BOE(5초) | H3PO4(5초) | |
| 습식 크리닝 공정 이전 두께(Å) | Min | 1385.1 | 1481.6 | 1435.2 | 1025.8 | 1185.5 | 1151.1 |
| Max | 1441.7 | 1568.6 | 1533.2 | 1109.7 | 1299.2 | 1227.3 | |
| Avg | 1411.3 | 1521.3 | 1480.6 | 1051.4 | 1215.8 | 1172.5 | |
| 습식 크리닝 공정 이후 두께(Å) | Min | 1156.2 | 1228.6 | 1204.7 | 777.9 | 874.0 | 877.6 |
| Max | 1262.5 | 1346.3 | 1305.7 | 890.5 | 997.6 | 961.5 | |
| Avg | 1211.8 | 1286.8 | 1258.3 | 817.5 | 911.5 | 909.5 | |
| 손실 두께(Å) | Min | 181.1 | 212.9 | 167.9 | 215.6 | 294.5 | 191.2 |
| Max | 233.7 | 268.7 | 193.7 | 267.4 | 330.6 | 227.1 | |
| Avg | 199.5 | 234.5 | 182.5 | 233.9 | 304.3 | 216.2 | |
| 식각률(Å/min) | 39.9 | 46.9 | 36.5 | 46.8 | 60.9 | 43.2 | |
위의 표 1에 따르면, 열처리하지 않은 SiON막의 경우 습식 크리닝 공정에 의한 식각률은 46.5~60.9Å/min으로 매우 높음을 알 수 있다.
다음 표 2는 본 발명에서 사용하고 있는 열처리된 SiON막의 습식 크리닝 공정에 따른 식각률(Å/min)을 측정한 결과이다.
| 열처리된 SiON의 식각 두께(Å) | |||
| 습식 캐미컬 | HF | BOE | H3PO4 |
| #1 | 28.39 | 50.19 | 14.92 |
| #2 | 26.88 | 49.44 | 17.07 |
| #3 | 28.08 | 50.98 | 19.42 |
| #4 | 28.56 | 48.50 | 19.92 |
| #5 | 29.02 | 49.74 | 20.24 |
| #6 | 27.99 | 58.73 | 20.36 |
| #7 | 26.24 | 45.54 | 19.91 |
| #8 | 26.83 | 47.36 | 19.30 |
| #9 | 30.23 | 48.25 | 22.74 |
| Min | 26.24 | 45.54 | 14.92 |
| Max | 30.23 | 58.73 | 22.74 |
| Avg | 28.02 | 49.86 | 19.32 |
| Range | 3.99 | 13.19 | 60.31 |
| 식각률(Å/min) | 2.80 | 4.99 | 1.93 |
표 2에 따르면, 열처리된 SiON은 열처리하지 않은 SiON과 달리 습식 캐미컬에 의한 식각률이 5Å/min 이하로 낮음을 확인할 수 있다.
이에, 본 발명에서는 산화막을 증착 및 식각하여 트렌치를 형성하고 트렌치에 금속막을 채운 후, 금속막을 CMP(Chemical Mechanical Polishing)하여 비트라인을 형성함에 있어서, 상기 트렌치 식각 공정의 에치 스탑 레이어(etch stop layer), CMP 공정의 CMP 스탑 레이어 및 트렌치 측면의 습식 배리어(wet barrier)를 열처리된 SiON막으로 형성함으로써 습식 크리닝 공정시 산화막의 손실을 방지하여 비트라인의 두께 및 폭을 일정하게 형성하고자 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
먼저, 도 1a에 도시하는 바와 같이 게이트, 소오스 콘택, 드레인 콘택 등 소정의 하부 패턴이 형성된 반도체 기판(10)상에 습식 배리어(wet barrier) 및 에치 스탑퍼(etch stopper) 역할을 담당하는 제 1 SiON막(11)을 150~300Å의 두께로 형성하고, 상기 제 1 SiON막(11)을 열처리 한다.
상기 제 1 SiON막(11)에 대한 열처리 공정은 500~850℃ 온도의 산화분위기 및 비활성(inert) 분위기에서 실시한다.
그런 다음, 상기 열처리된 제 1 SiON막(11)상에 절연막 예를 들어, 산화막(12)을 형성하고, 습식 배리어 및 CMP(Chemical Mechanical Polishing) 스탑퍼 역할을 하는 제 2 SiON막(13)을 200~500Å의 두께로 증착한 후 열처리한다.
상기 제 2 SiON막(13)에 대한 열처리 공정은 500~850℃ 온도의 산화 분위기 및 비활성(inert) 분위기에서 실시한다.
그리고, 상기 열처리된 제 2 SiON막(13)상에 하드마스크(14)를 형성한다. 상기 하드마스크(14)로는 질화막 예를 들어, 실리콘질화막(SiN)을 사용하는 것이 좋다.
그런 다음, 상기 하드마스크(14)상에 포토레지스트(PR)를 도포하고 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝하여 비트라인을 정의한다.
그런 다음, 도 1b에 도시하는 바와 같이 상기 패터닝된 포토레지스트(PR)를 마스크로 상기 하드마스크막(14) 및 상기 열처리된 제 2 SiON막(13)을 식각한다.
상기 하드마스크막(14) 식각시 식각조건을 조절하여 하드마스크막(14)의 폭(width)을 조절하고 이를 통하여 이후에 형성할 트렌치의 폭을 조절한다.
이어, 상기 포토레지스트(PR)를 제거한 다음, 도 1c에 도시하는 바와 같이 상기 하드마스크막(14)을 마스크로 이용하여 상기 산화막(12)과 상기 열처리된 제 1 SiON막(11)을 차례로 식각하여 트렌치(15)를 형성한다.
이때, 상기 열처리된 제 1 SiON막(11)을 식각 정지막으로 사용하여 산화막(12)을 식각하고 나서, 식각 조건을 변경한 다음에 열처리된 제 1 SiON막(11)을 식각한다. 상기 열처리된 제 1 SiON막(11) 식각시 열처리된 제 1 SiON막(11)의 하부층이 100~1000Å 정도 손실되도록 한다.
상기 트렌치(15) 식각시 상기 하드마스크막(14)도 함께 식각되어 도1c에 나타낸 바와 같이 그 두께가 얇아지게 된다.
그런 다음, 도 1d에 도시하는 바와 같이 고온의 인산(H3PO4) 배스(phosphoric acid bath)에서 남아있는 하드마스크막(14)을 완전히 제거한다. 상기 하드마스크막(14) 제거시 상기 트렌치(15) 측면의 산화막(12) 손실 두께는 50Å 이하가 되도록 하고, 상기 열처리된 제 1, 제 2 SiON막(11)(13)의 손실 두께는 50Å 이하가 되도록 한다.
이어, 도 1e에 도시하는 바와 같이 이후에 실시되는 습식 크리닝(wet cleaning) 공정에 사용되는 습식 캐미컬(wet chemical)에 의한 트렌치(15) 측면의 산화막(12) 손실을 방지하기 위하여 상기 트렌치(15)를 포함한 전표면상에 기존에 습식 배리어로 사용되는 질화막에 비하여 낮은 유전율을 갖는 SiON막을 30~100Å의 두께로 증착하여 제 3 SiON막을 형성하고, 열처리한다.
그런 다음, 상기 트렌치(15) 측면에만 남도록 상기 열처리된 제 3 SiON막을 에치백(etchback)하여 습식 배리어(16)를 형성한다.
이후, 도 1f에 도시하는 바와 같이 상기 트렌치(15)가 완전히 매립되도록 전면에 금속막을 증착하고, 상기 열처리된 제 2 SiON막(13)을 스탑퍼층으로 하여 전면을 CMP(Chemical Mechanical Polishing)하여 상기 트렌치(15)내에 비트라인(17)을 형성한다.
이상으로 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 열처리된 SiON막을 사용하여 습식 캐미컬에 의한 산화막의 손실을 줄일 수 있으므로 비트라인의 두께 및 폭을 균일하게 형성할 수 있다. 따라서, 비트라인의 저항 및 커패시턴스를 일정하게 유지시킬 수 있다.
둘째, 질화막에 비하여 유전율이 낮은 SiON막으로 습식 배리어를 형성하여 비트라인의 커패시턴스를 낮출 수 있으므로 비트라인 속도를 향상시킬 수 있다.
Claims (9)
- (a) 반도체 기판상에 제 1 SiON막을 형성하고 열처리하는 단계;(b) 상기 열처리된 제 1 SiON막상에 절연막을 형성하는 단계;(c) 상기 절연막상에 제 2 SiON막을 형성하고 열처리하는 단계;(d) 상기 열처리된 제 2 SiON막, 상기 절연막 및 상기 열처리된 제 1 SiON막을 패터닝하여 트렌치를 형성하는 단계;(e) 전면에 제 3 SiON막을 형성하고 열처리한 다음 상기 열처리된 제 3 SiON막을 상기 트렌치 측면에만 남기는 단계; 및(f) 상기 트렌치내에 비트라인을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 1 SiON막을 150~300Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 (a) 단계와 (c) 단계 및 (e) 단계의 열처리 온도는 500~850℃인 것을 특징으로 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 (a) 단계와 (c) 단계 및 (e) 단계의 열처리 공정은 산화분위기 및 비활성 분위기에서 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 2 SiON막을 200~500Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 3 SiON막을 30~100Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 (d) 단계는 상기 열처리된 제 2 SiON막상에 하드마스크막을 형성하는 단계;사진 식각 공정으로 상기 하드마스크막과 상기 열처리된 제 2 SiON막을 패터닝하는 단계;상기 패터닝된 하드마스크막을 마스크로 상기 절연막과 상기 열처리된 제 1 SiON막을 패터닝하여 트렌치를 형성하는 단계; 및상기 하드마스크막을 제거하는 단계로 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 7항에 있어서,상기 하드마스크막을 실리콘질화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 7항에 있어서,상기 하드마스크막 제거시 인산(H3PO4)을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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