KR20040039981A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 CMP 공정을 수행하는 것 없이 캐패시터 산화막의 표면 평탄화 특성을 효과적으로 개선할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명은 소정의 공정이 완료된 반도체 기판 상에 캐패시터 산화막을 형성하는 단계; 산화막 상부에 SOG막을 형성하여 표면을 평탄화하는 단계; 및 SOG막을 소정 두께만큼 수축시킴과 동시에 산화막과 동일한 특성을 갖도록 경화공정으로 경화하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다. 바람직하게, SOG막은 무기 SOG막으로 형성하고, 경화공정은 SOG막의 두께가 20% 정도 수축되도록, N2 또는 O2 분위기로 600℃의 온도에서 30분 동안 노어닐링으로 수행하거나, Ar, O2, N2, NH3 의 개스를 이용하여 플라즈마 처리로 수행하는데, 플라즈마 처리시에는 파워를 조절하여 SOG막의 경화정도를 조절한다.

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 캐패시터 산화막의 평탄화 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 캐패시터의 하부전극인 스토리지 노드전극의 형상을 대부분 실린더(cylinder)형으로 형성하고 있다. 또한, 좁은 셀면적 내에서 충분한 캐패시터를 확보하기 위하여 하부전극 표면에 MPS를 성장시켜 표면적을 증가시키거나 고유전율의 유전막을 적용하는 방법 등이 이루어지고 있다.
도 1은 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도로서, 캐패시터용 홀을 형성하기 위해 캐패시터 산화막을 형성한 후를 나타낸다.
도 1을 참조하면, 트랜지스터 형성 등의 소정의 공정이 완료된 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 플러그용 콘택홀을 형성한다. 그 다음, 상기 콘택홀에 매립되도록 층간절연막(11) 상에 플러그용 도전막으로 폴리실리콘막을 증착하고, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정으로 폴리실리콘막을 전면식각하여 플러그(12)를 형성한다. 그 후, 기판 전면 상에 질화막(13)을 형성하고, 질화막(13) 상에 캐패시터 산화막(14)을 형성한다. 여기서, 질화막(13)은 이후 캐패시터 산화막(14)의 제거시 식각정지막으로서 작용한다. 그리고 나서, 도시되지는 않았지만, 포토리소그라피 및 식각공정으로 산화막(14)과 질화막(13)을 패터닝하여 실린더 형상의 캐패시터용 홀을 형성하고, 하부전극, 유전막, 및 상부전극 등의 캐패시터 공정을 수행한다.
한편, 캐패시터 산화막(14)은 일반적으로 TEOS막으로 형성하는데, 이 캐패시터 산화막(14)의 표면을 확대해서 살펴보면, 도 1의 도면부호 100에 도시된 바와같이, 막의 표면이 거칠고 국부적인 균일도(uniformity) 불량에 의해 평탄화 특성이 우수하지 못하다. 이에 따라, 캐패시터용 홀 형성을 위한 포토리소그라피 공정시 CD(Cridical Dimension) 변화 및 패턴불량이 유발되는 문제가 발생한다. 또한, 이를 해결하기 위해 포토리소그파리 공정 전에 CMP 공정 등의 평탄화 공정을 수행하게 되면 제조비용이 증가되는 문제가 있게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, CMP 공정을 수행하는 것 없이 캐패시터 산화막의 표면 평탄화 특성을 효과적으로 개선할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 층간절연막
22 : 플러그 23 : 질화막
24 : 캐패시터 산화막 25 : SOG막
26 : 포토레지스트 패턴 27 : 홀
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 캐패시터 산화막을 형성하는 단계; 산화막 상부에 SOG막을 형성하여 표면을 평탄화하는 단계; 및 SOG막을 소정 두께만큼 수축시킴과 동시에 산화막과 동일한 특성을 갖도록 경화공정으로 경화하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
바람직하게, SOG막은 무기 SOG막으로 형성하고, 경화공정은 SOG막의 두께가 20% 정도 수축되도록, N2 또는 O2 분위기로 600℃의 온도에서 30분 동안 노어닐링으로 수행하거나, Ar, O2, N2, NH3 의 개스를 이용하여 플라즈마 처리로 수행하는데, 플라즈마 처리시에는 파워를 조절하여 SOG막의 경화정도를 조절한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 트랜지스터 형성 등의 소정의 공정이 완료된 반도체 기판(20) 상에 층간절연막(21)을 형성하고, 기판(20)의 일부가 노출되도록 층간절연막(21)을 식각하여 플러그용 콘택홀을 형성한다. 그 다음, 상기 콘택홀에 매립되도록 층간절연막(21) 상에 플러그용 도전막으로 폴리실리콘막을 증착하고 CMP 공정으로 폴리실리콘막을 전면식각하여 플러그(22)를 형성한다. 그 후, 기판 전면 상에 질화막(23)을 형성하고, 질화막(23) 상에 TEOS막의 캐패시터 산화막(24)을 형성한다. 여기서, 질화막(23)은 이후 캐패시터 산화막(24)의 제거시 식각정지막으로서 작용하며, 캐패시터 산화막(24)의 표면을 확대해보면, 도 2a의 도면부호 200에 도시된 바와 같이, 표면이 거칠고 평탄화 특성이 우수하지 못함을 알 수 있다.
따라서, 캐패시터 산화막(24)의 표면 평탄화 특성을 향상시키기 위하여, 캐패시터 산화막(24) 표면 상에 SOG막(25), 바람직하게 무기 SOG막을 형성한 후, 경화(curing)공정으로 SOG막을 경화시킨다. 여기서, SOG막의 경화공정은 캐패시터 산화막(24)과 유사한 일반적인 산화막 특성을 가지면서 약 20% 정도수축(shrinkage) 되도록, 노어닐링(furnace annealing) 이나 플라즈마 처리로 수행한다. 바람직하게, 노어닐링 공정은 N2 또는 O2 분위기로 600℃의 온도에서 30분 동안 수행하는데, 이때 예컨대 SOG막으로서 5235Å의 두께와 1.3775의 R.I.로 무기 SOG 계열인 Fox-15를 사용한 경우에는 상기 어닐링에 의해 두께가 4186Å 정도로 약 20% 수축되고 R.I.는 1.4653으로 증가된다. 즉, 무기 SOG막은 일반적으로 저유전막으로 개발되어 층간절연물질에 적용하고 있으며, 일반적인 공정온도인 약 400℃ 정도에서 경화(curing)할 경우에는 다공성(porous)을 가지고 유전상수가 낮은 산화막이 되지만, 약 600℃ 정도까지 온도를 높이게 되면 막질이 치밀화되면서 저유전 특성을 상실하고 일반적인 산화막이 되기 때문이다. 한편, 플라즈마 처리로 경화공정을 수행하는 경우에는 Ar, O2, N2, NH3 의 개스를 이용하고 파워(power)를 조절하여 SOG막의 경화정도를 조절한다. 이에 따라, 캐패시터 산화막(24)과 유사한 특성을 가지는 SOG막(25)에 의해 캐패시터 산화막(24)의 표면 평탄화 특성이 개선된다.
도 2b를 참조하면, SOG막(25) 상에 포토리소그라피로 포토레지스트 패턴(26)을 형성하고, 포토레지스트 패턴(26)을 마스크로하여 SOG막(25), 캐패시터 산화막(24) 및 질화막(23)을 식각하여 플러그(22)를 노출시키는 실린더 형상의 캐패시터용 홀(27)을 형성한다. 그 후, 도 2b에 도시된 바와 같이, 공지된 방법으로 포토레지스트 패턴(26)을 제거하는데, 이때 SOG막(25)은 필요에 따라 선택적으로 제거할 수 있다. 그 후, 도시되지는 않았지만, 하부전극, 유전막, 및 상부전극 등의 캐패시터 공정을 수행한다.
상기 실시예에 의하면, 포토리소그라피 공정전에 캐패시터 산화막 표면에 무기 SOG막을 적용하여 막 표면의 평탄화 특성을 향상시킴으로써 포토리소그라피 공정시 CD 변화 및 패턴불량 등의 문제를 방지할 수 있고, 별도의 CMP 공정을 수행할 필요가 없으므로 제조비용 증가를 막을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 CMP 공정을 수행하는 것 없이 캐패시터 산화막의 표면 평탄화 특성을 효과적으로 개선할 수 있으므로 포토리소그라피 공정시 CD 변화 및 패턴 불량등의 문제를 해결할 수 있을 뿐만 아니라 제조비용 증가를 막을 수 있다.

Claims (7)

  1. 소정의 공정이 완료된 반도체 기판 상에 캐패시터 산화막을 형성하는 단계;
    상기 산화막 상부에 SOG막을 형성하여 표면을 평탄화하는 단계; 및
    상기 SOG막을 소정 두께만큼 수축시킴과 동시에 상기 산화막과 동일한 특성을 갖도록 경화공정으로 경화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 SOG막은 무기 SOG막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 경화공정은 상기 SOG막의 두께가 20% 정도 수축되도록 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 3 항에 있어서,
    상기 경화공정은 N2 또는 O2 분위기로 600℃의 온도에서 30분 동안 노어닐링으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 3 항에 있어서,
    상기 경화공정은 Ar, O2, N2, NH3 의 개스를 이용하여 플라즈마 처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 5 항에 있어서,
    상기 플라즈마 처리시 파워를 조절하여 상기 SOG막의 경화정도를 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 캐패시터 산화막은 TEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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* Cited by examiner, † Cited by third party
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