KR100206882B1 - 반도체장치의 실린더형 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 실린더형 캐패시터 제조방법에 관한 것으로, 제조공정을 단순하게 함으로써 공정시간을 단축시킴과 아울러 제조단가를 낮출 수 있는 제조방법을 제공하는 것을 목적으로 한다. 이에 본 발명에 따른 반도체장치의 실린더형 캐패시터 제조방법은 실리콘기판위에 데이터라인을 형성한 후, 제1 산화막을 증착하여 소자의 표면을 평탄화시키는 공정과; 상기 제1 산화막에 노드콘택홀 패턴을 형성하는 공정과; 상기 노드콘택홀의 측면에 제2 산화막측벽을 형성한 후, 실린더측벽 형성용 제3 산화막패턴과 제1노드가 되는 제2 폴리실리콘패턴을 형성하는 공정과; 상기 제3 산화막패턴과 제2 폴리실리콘패턴의 측면에 실린더 측벽이 되는 제3 폴리실리콘측벽을 형성하는 공정과; 상기 결과물위에 폴리머수지막을 스핀코팅법으로 도포하고, 이를 경화열처리한 후, 상기 제3 산화막패턴과 제3 폴리실리콘측벽위에 남아있는 폴리머수지막은 완전히 제거하고 그 외의 영역에 있는 폴리머수지막은 평탄화시키는 공정과; 상기 제3 산화막패턴과 폴리머수지막을 제거하는 공정을 포함하여 이루어진다.

Description

반도체장치의 실린더형 개패시터 제조방법

제1a 내지 f도는 종래 기술에 따른 실린더형 캐패시터의 제조방법을 도시한 공정수순도.

제2a 내지 h도는 본 발명에 따른 실린더형 캐패시터의 제조방법을 도시한 공정수순도.

* 도면의 주요부분에 대한 부호의 설명

201 : 실리콘 기판 202 : 필드 산화막

203 : 제1폴리실리콘층 204 : 텅스텐 실리사이드

205 : 제1산화막 207, 211 : 포토레지스트패턴

208, 208a : 제2산화막 209, 209a : 제2폴리실리콘층

210, 210a : 제3산화막 212, 212a : 제3폴리실리콘층

213 : 폴리머수지막

본 발명은 제조공정을 단순화한 반도체장치의 실린더(cylinder)형 캐패시터 제조방법에 관한 것이다.

제1a 내지 f는 종래 기술에 따른 반도체장치의 실린더형 캐패시터의 제조방법을 도시한 공정수순도이다.

먼저, a도는 필드산화막(102)에 의하여 활성영역과 필드영역이 정의되고 소정의 반도체소자(생략)가 형성된 실리콘기판(101)위에 제1폴리실리콘층(103)과 텅스텐 실리사이드막(104)의 적층구조로 형성된 데이터라인(data line)(또는 비트라인; bit line)을 형성한 후, 그 위에 고온저압 화학기상성장법(HL-CVD)으로 제1산화막(105)을 증착하여 소자의 표면을 평탄화시킨 다음, 그 위에 질화막(Nitride; 106)을 증착한 결과물의 단면을 나타낸다. 이때, 상기 제1산화막(105)은 도판트를 함유하지 않은 산화막(USG) 또는 붕소-인-규소유리막(BPSG)으로 이루어지고, 질화막(106)은 1,000 - 2,000 [Å] 두께로 증착된다.

그리고, b도는 상기 질화막(106)위에 포토레지스트패턴(107)을 형성한 후, 그 패턴(107)을 마스크로 하여 질화막(106)가 제1산화막(105)를 선택에칭함으로써, 노드콘택홀(node contact hole)을 형성한 결과물의 단면을 나타내고, c도는 상기 레지스트패턴(107)을 제거한 후, 그 결과물위에 제2산화막(108)을 증착한 결과물의 단면을 나타내며, d도는 상기 제2산화막(108)을 에치백하여 노드콘택홀의 측면에만 제2산화막(108a)이 남도록 한 후, 그 위에 제2폴리실리콘막(109)과 6,000 - 7,000 [Å] 정도의 두께로 제3산화막(110)을 순차적으로 증착한 후, 그 위에 포토레지스트로 소정의 패턴(111)을 형성한 결과물의 단면을 나타낸다.

이어서, e도는 상기 레지스트패턴(111)을 마스크로 하여 상기 제3산화막(110)을 패터닝한 후, 그 레지스트패턴(111) 또는 패터닝된 제3산화막(110a)을 마스크로 하여 제2 폴리실리콘박막(109)를 패터닝함으로써, 캐패시터의 제1노드(109a)를 형성하고, 그 제1노드(109a)와 제3산화막(110a)을 포함한 소자의 전면에 제3폴리실리콘막(112)을 증착한 결과물의 단면을 나타낸다.

그 다음, f도는 상기 제3폴리실리콘막(112)을 에치백하여 실린더측벽(112a)을 형성한 후, 제3산화막(110a)을 1 : 20 BOE 용액으로 습식각으로 제거함으로써, 상기 제1노드(109a)에 실린더 측벽(112a)으로 이루어지는 노드전극을 형성한 결과물의 단면을 나타낸다.

상기와 같은 공정에 있어서, 상기 질화막(106)은 제3산화막(110a)을 1 : 20 BOE 용액으로 습식각할 때, 제1 산화막(105)이 식각되지 않도록 하는 식각저지막(etch stopper)으로 작용한다. 즉, 상기 질화막(106)은 1 : 20 BOE 용액에 대한 식각내성이 산화막(110a)보다 매우 커서, 상기 제3산화막(110a)이 전부 식각될 때까지 거의 식각되지 않는다.

이와 같이, 종래의 캐패시터 제조공정에 있어서 질화막은 단순히 원하지 않는 산화막의 식각을 방지하기 위한 식각저지막으로서, 이를 증착하고 패터닝하는 등의 복잡한 공정으로 다루어지는 단점이 있었다.

이에 본 발명은 상기와 같은 종래의 단점을 해결하기 위하여 제안한 것으로, 제조공정이 단순한 반도체장치의 실린더형 캐패시터 제조방법을 제공하는 것을 그 목적으로 한다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체장치의 실린더형 캐패시터 제조방법은 각종 반도체소자가 형성된 실리콘기판위에 데이터라인(또는 비트 라인)을 형성한 후, 제1 산화막을 증착하여 소자의 표면을 평탄화시키는 공정과; 상기 제1산화막에 노드콘택홀 패턴을 형성하는 공정과; 상기 노드콘택홀의 측면에 제2산화막측벽을 형성한 후, 제2폴리실리콘과 제3산화막을 순차적으로 증착하고, 이를 패터닝하여 실린더측벽 형성용 제3산화막패턴과 제1노드가 되는 제2폴리실리콘 패턴을 형성하는 공정과; 상기 제3산화막패턴과 제2폴리실리콘패턴의 측면에 실린더측벽이 되는 제3폴리실리콘측벽을 형성하는 공정과; 상기 결과물위에 폴리머수지(polymer resin)막을 스핀 코팅(spin coating)법으로 도포하고, 이를 경화열처리(hard bake)한 후, 상기 제3 산화막패턴과 제3 폴리실리콘측벽위에 남아있는 폴리머수지막은 완전히 제거하고 그 외의 영역에 있는 폴리머수지막은 평탄화시키는 공정과; 상기 제3 산화막패턴을 식각하는 공정과; 상기 폴리머수지막을 제거하는 공정을 포함하여 이루어진 것을 특징으로 한다.

이하, 첨부된 도면 제2도를 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

먼저, a도에 도시된 바와 같이 필드산화막(202)에 의하여 활성영역과 필드영역이 정의되고 소정의 반도체소자(생략)가 형성된 실리콘기판(201)위에 제1 폴리실리콘막(203)과 텅스텐 실리사이드막(204)의 적층구조로 형성된 데이터라인(또는 비트 라인)을 형성한 후, 그 위에 고온저압 화학기상성장법(HL-CVD)으로 제1 산화막(205)을 증착하여 소자의 표면을 평탄화시킨다.

이때, 상기 제1 산화막(205)은 도판트를 함유하지 않은 산화막(USG) 또는 붕소-인-규소유리막(BPSG) 등이 증착되어 형성된다.

이후, b도에 도시된 바와 같이 상기 제1 산화막(205)위에 포토 레지스트 패턴(207)을 형성한 후, 그 패턴(207)을 마스크로 하여 제1 산화막(205)를 선택에칭함으로써, 노드콘택홀 패턴을 형성하고, c도에 도시된 바와 같이 상기 레지스트패턴(207)을 제거한 후, 그 결과물위에 제2 산화막(208)을 증착한다.

이어서, d도에 도시된 바와 같이 상기 제2산화막(208)을 에치백하여 노드콘택홀의 측면에만 제2산화막(208a)이 남도록 한 후, 그 위에 제2 폴리실리콘박막(209)과 6,000 - 7,000 [Å] 정도의 두께로 제3 산화막(210)을 순차적으로 증착한 후, 그 위에 포토레지스트로 소정의 패턴(211)을 형성하고, e도에 도시된 바와 같이 상기 레지스트패턴(211)을 마스크로 하여 상기 제3 산화막(210)을 패터닝한 후, 그 레지스트패턴(211) 또는 패터닝된 제3 산화막(210a)을 마스크로 하여 제2 폴리실리콘박막(209)를 패터닝함으로써, 캐패시터의 제1 노드(209a)를 형성하고, 그 제1 노드(209a)와 제3 산화막(210a)을 포함한 소자의 전면에 제3 폴리실리콘(212)을 증착한다.

그리고, f도에 도시된 바와 같이 상기 제3 폴리실리콘층(212)을 에치백하여 실린더 측벽(212a)을 형성한 후, g도에 도시된 바와 같이 상기 결과물위에 5 [centi poise] 이하의 낮은 점성을 갖는 폴리머수지막(213)(또는 포토레지스트)을 스피너(spinner)의 회전속도를 3,000 - 4,000 [rpm]으로 한 스핀코팅법으로 실린더 측벽(212a) 및 제3 산화막(210a)의 높이보다 약 1,000 [Å] 정도 낮은 두께로 도포한다. 이때, 상기 폴리머수지막(213)의 점도가 낮기 때문에, 실리더 측벽(212a) 및 제3 산화막(210a)위에는 거의 존재하지 않거나 매우 얇게 도포된다.

이어서, 상기 폴리머수지막(213)을 유리전이온도(Tg; glass transition temperature)보다 높은 온도(일례로 120℃)로 열처리하여 경화시킴으로써, 식각저항성(etch resistance)을 향상시켜 준다.

그후, h도에 도시된 바와 같이 상기 폴리머수지막(213)을 마이크로파(microwave)여기 산소(O₂) 플라즈마 애슁(ashing)공정을 20 -30초 동안 실시하여, 실린더 측벽(212a) 및 제3 산화막(210a)위에 남아있는 폴리머수지막(213)을 제거함과 아울러 그 이외의 영역에 있는 폴리머수지막(213)이 4,000 - 5,000 [Å]의 두께로 균일하게 평탄화되도록 한다.

마지막으로, i도에 도시된 바와 같이 상기 제3 산화막(210a)을 1 : 20 BOE 용액으로 습식각하여 제거한 후, 폴리머수지막(213)을 통상적인 애셔제거과정으로 제거하여 제1 노드(209a)와 실린더 측벽(212a)으로 이루어진 노드전극을 완성한다. 이때, 상기 제3 산화막(210a)을 1 : 20 BOE 용액으로 습식각할 때, 폴리머수지막(213)은 상기 식각용액에 대한 식각내성이 크기 때문에, 그 아래의 제1 산화막(205)은 상기 식각용액에 의해서 손상 등의 영향을 받지않게 된다.

상술한 바와 같이 본 발명에 따른 반도체장치의 캐패시터 제조방법은 식각저지막으로 이용되던 질화막을 증착하거나 패터닝하는 과정이 생략됨으로써, 공정이 단순하게 되고 공정시간이 단축되며 제조단가를 낮출 수 있게 된다.

Claims (5)

1. 기판위에 데이터라인을 형성한 후, 제1 산화막을 증착하여 소자의 표면을 평탄화시키는 공정과; 상기 제1 산화막에 노드콘택홀 패턴을 형성하는 공정과; 상기 노드콘택홀의 측면에 제2 산화막측벽을 형성한 후, 제2 폴리실리콘과 제3 산화막을 순차적으로 증착하고, 이를 패터닝하여 실린더측벽 형성용 제3 산화막패턴과 제1 노드가 되는 제2 폴리실리콘패턴을 형성하는 공정과; 상기 제3 산화막패턴과 제2 폴리실리콘패턴의 측면에 실린더측벽이 되는 제3 폴리실리콘측벽을 형성하는 공정과; 상기 결과물위에 폴리머수지막을 도포하고, 이를 경화열처리한 후 상기 제3산화막패턴과 제3폴리실리콘측벽위에 남아있는 폴리머수지막은 완전히 막거하고 그 외의 영역에 있는 폴리머수지막은 평탄화시키는 공정과; 상기 제3 산화막패턴을 식각하는 공정과; 상기 폴리머수지막을 제거하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체장치의 실린더형 캐패시터 제조방법.
2. 제1항에 있어서, 상기 폴리머수지막은 5 [centi poise] 이하의 낮은 점성을 갖는 폴리머수지막을 스피너의 회전속도를 3,000 - 4,000 [rpm]으로 한 스핀코팅법으로 형성하는 것을 특징으로 하는 반도체장치의 실린더형 캐패시터 제조방법.
3. 제1항 또는 제2항에 있어서, 상기 폴리머수지막은 실린더측벽 및 제3 산화막패턴의 높이보다 약 1,000 [Å] 정도 낮은 두께로 도포하여 형성하는 것을 특징으로 하는 반도체장치의 실린더형 캐패시터 제조방법.
4. 제1항 또는 제2항에 있어서, 상기 폴리머수지막에 대한 경화열처리는 그 수지막의 유리전이온도(Tg)보다 높은 온도에서 이루어지는 것을 특징으로 하는 반도체장치의 실린더형 캐패시터 제조방법.
5. 제1항에 있어서, 상기 폴리머수지막은 마이크로파여기 산소(O₂)플라즈마 애슁(ashing)공정이 20 - 30 초 동안 실시되어, 실린더 측벽 및 제3 산화막패턴위에 남아있는 폴리머수지막은 완전히 제거되고, 그 이외의 영역에 있는 폴리머수지막은 두께가 균일하게 평탄화되도록 하는 것을 특징으로 하는 반도체장치의 실린더형 캐패시터 제조방법.