JP3077752B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3077752B2 JP3077752B2 JP10112172A JP11217298A JP3077752B2 JP 3077752 B2 JP3077752 B2 JP 3077752B2 JP 10112172 A JP10112172 A JP 10112172A JP 11217298 A JP11217298 A JP 11217298A JP 3077752 B2 JP3077752 B2 JP 3077752B2
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Description
【０００１】
【発明の属する技術分野】本発明は、シリンダー型下部
電極を有する半導体装置の製造方法に関する。
電極を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の集積度の向上に伴い、回路
パターン等の２次元的な設計ルールの微細化・縮小化が
近年より一層進んでいる。特にＤＲＡＭ（ランダムアク
セスメモリー）では、電荷を保持する容量部の２次元的
面積が縮小されていく一方、デバイス動作上必要とされ
るＣｓ（セルあたりの容量値）はチップ縮小率によらず
同等値を要求される。Ｃｓは電極面積Ｓ、電極間隔ｄ、
容量絶縁膜の誘電率εとすると、Ｃｓ＝εＳ／ｄで表さ
れるが、電極間隔ｄをチップ縮小率と同率で薄くするこ
とは困難であるため、容量部の電極面積Ｓを縮小前と同
等に確保する必要が生じている。従って、６４ＭＤＲＡ
Ｍ以降は、容量部の３次元的構造を多様化した、シリン
ダースタックキャパシターや、フィンスタックキャパシ
ターの採用が必須となる。
パターン等の２次元的な設計ルールの微細化・縮小化が
近年より一層進んでいる。特にＤＲＡＭ（ランダムアク
セスメモリー）では、電荷を保持する容量部の２次元的
面積が縮小されていく一方、デバイス動作上必要とされ
るＣｓ（セルあたりの容量値）はチップ縮小率によらず
同等値を要求される。Ｃｓは電極面積Ｓ、電極間隔ｄ、
容量絶縁膜の誘電率εとすると、Ｃｓ＝εＳ／ｄで表さ
れるが、電極間隔ｄをチップ縮小率と同率で薄くするこ
とは困難であるため、容量部の電極面積Ｓを縮小前と同
等に確保する必要が生じている。従って、６４ＭＤＲＡ
Ｍ以降は、容量部の３次元的構造を多様化した、シリン
ダースタックキャパシターや、フィンスタックキャパシ
ターの採用が必須となる。
【０００３】以下、従来のシリンダースタックキャパシ
ターの形成方法を、図３（ａ）〜（ｃ）を参照して説明
する。
ターの形成方法を、図３（ａ）〜（ｃ）を参照して説明
する。
【０００４】シリンダースタックキャパシターを形成す
る際には、コンタクト孔６を開孔した後、リンドープシ
リコン膜９をＬＰＣＶＤ法により堆積し、更に適当なＣ
ＶＤ法を用いてシリンダーのコアとなる高濃度ＰＳＧ１
２を堆積した後、パターニングを行い、下部電極を形成
する。このときコア材として高濃度ＰＳＧを選択する理
由はＰＳＧのバッファードフッ酸のエッチレートがＮＳ
ＧやＢＰＳＧなど他の酸化膜と比較して非常に速く、コ
ア除去エッチングの際、下地である硼燐珪酸ガラス４
（以下ＢＰＳＧと略記）との選択比が比較的高くするこ
とが可能となる理由による。また、エッチングストッパ
ー１１として、バッファードフッ酸のエッチレートが低
い、ＬＰＣＶＤ法による窒化膜や高温酸化膜（ＨＴＯ）
膜等も用いられることがある。
る際には、コンタクト孔６を開孔した後、リンドープシ
リコン膜９をＬＰＣＶＤ法により堆積し、更に適当なＣ
ＶＤ法を用いてシリンダーのコアとなる高濃度ＰＳＧ１
２を堆積した後、パターニングを行い、下部電極を形成
する。このときコア材として高濃度ＰＳＧを選択する理
由はＰＳＧのバッファードフッ酸のエッチレートがＮＳ
ＧやＢＰＳＧなど他の酸化膜と比較して非常に速く、コ
ア除去エッチングの際、下地である硼燐珪酸ガラス４
（以下ＢＰＳＧと略記）との選択比が比較的高くするこ
とが可能となる理由による。また、エッチングストッパ
ー１１として、バッファードフッ酸のエッチレートが低
い、ＬＰＣＶＤ法による窒化膜や高温酸化膜（ＨＴＯ）
膜等も用いられることがある。
【０００５】次に全面にリンドープシリコン膜を約５０
０〜６００℃の温度で数百〜数千Å成長し、全面エッチ
バックを行い、シリンダーの側壁１０を形成した後、バ
ッファードフッ酸を用い、ウェットエッチングによりシ
リンダー内部のコア材を除去して図３（ｃ）の様にシリ
ンダースタックを得る。
０〜６００℃の温度で数百〜数千Å成長し、全面エッチ
バックを行い、シリンダーの側壁１０を形成した後、バ
ッファードフッ酸を用い、ウェットエッチングによりシ
リンダー内部のコア材を除去して図３（ｃ）の様にシリ
ンダースタックを得る。
【０００６】
【発明が解決しようとする課題】上述した従来の方法で
は、バッファードフッ酸によるウェットエッチ時に、Ｂ
ＰＳＧ等層間酸化膜もエッチングされるため、コア材と
層間酸化膜との間には、非常に大きい選択比が要求され
る。このため通常コア材としては前述の様に、バッファ
ードフッ酸によるエッチングレートの高い高濃度ＰＳＧ
（Ｐ濃度１０ｍｏｌ％以上）が、エッチングストッパー
膜１１には逆にバッファードフッ酸によるエッチングレ
ートの低いＨＴＯ膜やＢＳＧ、ＢＰＳＧあるいはＳｉＮ
膜等がそれぞれ選択されることが一般的である。
は、バッファードフッ酸によるウェットエッチ時に、Ｂ
ＰＳＧ等層間酸化膜もエッチングされるため、コア材と
層間酸化膜との間には、非常に大きい選択比が要求され
る。このため通常コア材としては前述の様に、バッファ
ードフッ酸によるエッチングレートの高い高濃度ＰＳＧ
（Ｐ濃度１０ｍｏｌ％以上）が、エッチングストッパー
膜１１には逆にバッファードフッ酸によるエッチングレ
ートの低いＨＴＯ膜やＢＳＧ、ＢＰＳＧあるいはＳｉＮ
膜等がそれぞれ選択されることが一般的である。
【０００７】しかし、ＰＳＧ膜は種々の洗浄処理やフォ
トレジスト除去工程等のウェット処理に対する化学的耐
性が低いため、該工程での膜減り量が大きく、結果的に
シリンダー高さのバラツキが大きくなり、これがＣｓの
バラツキを引き起こす。
トレジスト除去工程等のウェット処理に対する化学的耐
性が低いため、該工程での膜減り量が大きく、結果的に
シリンダー高さのバラツキが大きくなり、これがＣｓの
バラツキを引き起こす。
【０００８】一方、エッチングストッパー膜としてＨＴ
Ｏ膜やＢＳＧ、ＢＰＳＧ等の酸化シリコン系の膜を用い
た場合、バッファードリン酸に対する充分なエッチング
防止能が得られないという問題があった。シリンダー内
壁は下部電極の一部として使用されるため、その内側に
コア材等のスペーサ膜の残渣が生じることは許されな
い。従ってバッファードフッ酸エッチングのオーバーエ
ッチは相当量必要となる。ところがコア除去のエッチン
グの際に層間酸化膜も低エッチングレートながら同時に
エッチングされるため、上記の材料を用いたエッチング
ストッパー膜では、充分なオーバーエッチ量を確保する
ことは困難であった。
Ｏ膜やＢＳＧ、ＢＰＳＧ等の酸化シリコン系の膜を用い
た場合、バッファードリン酸に対する充分なエッチング
防止能が得られないという問題があった。シリンダー内
壁は下部電極の一部として使用されるため、その内側に
コア材等のスペーサ膜の残渣が生じることは許されな
い。従ってバッファードフッ酸エッチングのオーバーエ
ッチは相当量必要となる。ところがコア除去のエッチン
グの際に層間酸化膜も低エッチングレートながら同時に
エッチングされるため、上記の材料を用いたエッチング
ストッパー膜では、充分なオーバーエッチ量を確保する
ことは困難であった。
【０００９】また、仮にコア材を充分にエッチングでき
るとしても、図３（ｃ）に示すように電極間の層間酸化
膜がエッチングされた箇所に深い凹部１３が形成され、
電極最上部との３次元的段差が大きくなり、後工程での
配線形成工程でのリソグラフィーのフォーカスマージン
を少なくするといった問題が生じることがあった。ま
た、エッチングストッパーとしてＳｉＮ膜を用いた場
合、バッファードフッ酸に対するエッチング防止能は充
分得ることができるが、層間膜中に残留した水分等が放
出（外方拡散）されにくくなるため逆にシリコン基板へ
拡散し、トランジスタ特性を劣化させるという問題が生
じることがあった。
るとしても、図３（ｃ）に示すように電極間の層間酸化
膜がエッチングされた箇所に深い凹部１３が形成され、
電極最上部との３次元的段差が大きくなり、後工程での
配線形成工程でのリソグラフィーのフォーカスマージン
を少なくするといった問題が生じることがあった。ま
た、エッチングストッパーとしてＳｉＮ膜を用いた場
合、バッファードフッ酸に対するエッチング防止能は充
分得ることができるが、層間膜中に残留した水分等が放
出（外方拡散）されにくくなるため逆にシリコン基板へ
拡散し、トランジスタ特性を劣化させるという問題が生
じることがあった。
【００１０】
【課題を解決するための手段】上記課題を解決する本発
明によれば、半導体基板表面に拡散層を形成した後、全
面に層間絶縁膜を形成する工程と、該層間絶縁膜の上
に、ラダー構造を有するＳＯＧ膜を形成する工程と、該
ＳＯＧ膜および該層間絶縁膜に、前記拡散層に達するコ
ンタクト孔を形成する工程と、第一の導電膜を、該コン
タクト孔を埋め込むように全面に形成する工程と、該第
一の導電膜の上にスペーサ膜を形成する工程と、下部電
極形成領域以外に形成された前記第一の導電膜およびス
ペーサ膜をエッチングし、コアを形成する工程と、全面
に第二の導電膜を形成した後、前記第二の導電膜を前記
コアの側壁にのみ残すようにエッチングする工程と、ウ
エットエッチングにより前記スペーサ膜を実質的に完全
に除去する工程とを含むことを特徴とする半導体装置の
製造方法、が提供される。
明によれば、半導体基板表面に拡散層を形成した後、全
面に層間絶縁膜を形成する工程と、該層間絶縁膜の上
に、ラダー構造を有するＳＯＧ膜を形成する工程と、該
ＳＯＧ膜および該層間絶縁膜に、前記拡散層に達するコ
ンタクト孔を形成する工程と、第一の導電膜を、該コン
タクト孔を埋め込むように全面に形成する工程と、該第
一の導電膜の上にスペーサ膜を形成する工程と、下部電
極形成領域以外に形成された前記第一の導電膜およびス
ペーサ膜をエッチングし、コアを形成する工程と、全面
に第二の導電膜を形成した後、前記第二の導電膜を前記
コアの側壁にのみ残すようにエッチングする工程と、ウ
エットエッチングにより前記スペーサ膜を実質的に完全
に除去する工程とを含むことを特徴とする半導体装置の
製造方法、が提供される。
【００１１】また本発明によれば、上記半導体装置の製
造方法において、前記コンタクト孔を形成した後、全面
にシリコン酸化膜を形成し、次いで前記コンタクト孔の
側壁にのみ前記シリコン酸化膜を残すようにエッチバッ
クし、その後、前記第一の導電膜を形成することを特徴
とする半導体装置の製造方法が提供される。
造方法において、前記コンタクト孔を形成した後、全面
にシリコン酸化膜を形成し、次いで前記コンタクト孔の
側壁にのみ前記シリコン酸化膜を残すようにエッチバッ
クし、その後、前記第一の導電膜を形成することを特徴
とする半導体装置の製造方法が提供される。
【００１２】また本発明によれば、半導体基板表面に拡
散層を形成した後、全面に層間絶縁膜を形成する工程
と、該層間絶縁膜に、前記拡散層に達するコンタクト孔
を形成する工程と、第一の導電膜を、該コンタクト孔を
埋め込むように全面に形成する工程と、該第一の導電膜
を、下部電極形成領域にのみ残すようにエッチングによ
り除去する工程と、全面にラダー構造を有するＳＯＧ膜
を形成する工程と、該ＳＯＧ膜の上に、絶縁膜を形成す
る工程と、下部電極形成領域に形成された前記ＳＯＧ膜
および前記絶縁膜を、エッチングにより除去し、底部に
前記第一の導電膜が露出したビアを形成する工程と、該
ビアの側壁および底部に第二の導電膜を形成する工程
と、該ビアを埋め込むように全面にスペーサ膜を形成す
る工程と、ＣＭＰ（化学的機械的研磨法）またはドライ
エッチングにより、前記第二の導電膜および前記スペー
サ膜を表面に露出させる工程と、ウエットエッチングに
より、前記スペーサ膜を実質的に完全に除去する工程と
を含むことを特徴とする半導体装置の製造方法、が提供
される。
散層を形成した後、全面に層間絶縁膜を形成する工程
と、該層間絶縁膜に、前記拡散層に達するコンタクト孔
を形成する工程と、第一の導電膜を、該コンタクト孔を
埋め込むように全面に形成する工程と、該第一の導電膜
を、下部電極形成領域にのみ残すようにエッチングによ
り除去する工程と、全面にラダー構造を有するＳＯＧ膜
を形成する工程と、該ＳＯＧ膜の上に、絶縁膜を形成す
る工程と、下部電極形成領域に形成された前記ＳＯＧ膜
および前記絶縁膜を、エッチングにより除去し、底部に
前記第一の導電膜が露出したビアを形成する工程と、該
ビアの側壁および底部に第二の導電膜を形成する工程
と、該ビアを埋め込むように全面にスペーサ膜を形成す
る工程と、ＣＭＰ（化学的機械的研磨法）またはドライ
エッチングにより、前記第二の導電膜および前記スペー
サ膜を表面に露出させる工程と、ウエットエッチングに
より、前記スペーサ膜を実質的に完全に除去する工程と
を含むことを特徴とする半導体装置の製造方法、が提供
される。
【００１３】また本発明によれば、上記半導体装置の製
造方法において、前記ビアを形成した後、全面にシリコ
ン酸化膜を形成し、次いで前記ビアの側壁にのみ前記シ
リコン酸化膜を残すようにエッチバックし、その後、前
記第二の導電膜を形成することを特徴とする半導体装置
の製造方法が提供される。
造方法において、前記ビアを形成した後、全面にシリコ
ン酸化膜を形成し、次いで前記ビアの側壁にのみ前記シ
リコン酸化膜を残すようにエッチバックし、その後、前
記第二の導電膜を形成することを特徴とする半導体装置
の製造方法が提供される。
【００１４】また本発明によれば、半導体基板表面に拡
散層を形成した後、全面に層間絶縁膜を形成する工程
と、該層間絶縁膜の上に、ラダー構造を有するＳＯＧ膜
を形成する工程と、該層間絶縁膜に、前記拡散層よりも
上方、前記ＳＯＧ膜形成位置よりも下方の位置にまで達
するホールを形成する工程と、第一の導電膜を全面に形
成する工程と、該第一の導電膜をエッチバックした後、
残存した前記第一の導電膜をマスクとして前記拡散層に
達するコンタクト孔を形成する工程と、前記ホールおよ
び前記コンタクト孔を埋め込むように全面に第二の導電
膜を形成する工程と、該第二の導電膜を、下部電極形成
領域のみに残すようにＣＭＰまたはエッチングにより除
去する工程と、全面にシリコン酸化膜を形成した後、該
シリコン酸化膜の下部電極形成領域にホールを形成する
工程と、該ホールの側壁に第三の導電膜を形成する工程
と、該ホールを埋め込むように全面にスペーサ膜を形成
する工程と、ＣＭＰまたはドライエッチングにより、前
記第三の導電膜を表面に露出させる工程と、ウエットエ
ッチングにより、前記スペーサ膜を実質的に完全に除去
する工程とを含むことを特徴とする半導体装置の製造方
法が提供される。
散層を形成した後、全面に層間絶縁膜を形成する工程
と、該層間絶縁膜の上に、ラダー構造を有するＳＯＧ膜
を形成する工程と、該層間絶縁膜に、前記拡散層よりも
上方、前記ＳＯＧ膜形成位置よりも下方の位置にまで達
するホールを形成する工程と、第一の導電膜を全面に形
成する工程と、該第一の導電膜をエッチバックした後、
残存した前記第一の導電膜をマスクとして前記拡散層に
達するコンタクト孔を形成する工程と、前記ホールおよ
び前記コンタクト孔を埋め込むように全面に第二の導電
膜を形成する工程と、該第二の導電膜を、下部電極形成
領域のみに残すようにＣＭＰまたはエッチングにより除
去する工程と、全面にシリコン酸化膜を形成した後、該
シリコン酸化膜の下部電極形成領域にホールを形成する
工程と、該ホールの側壁に第三の導電膜を形成する工程
と、該ホールを埋め込むように全面にスペーサ膜を形成
する工程と、ＣＭＰまたはドライエッチングにより、前
記第三の導電膜を表面に露出させる工程と、ウエットエ
ッチングにより、前記スペーサ膜を実質的に完全に除去
する工程とを含むことを特徴とする半導体装置の製造方
法が提供される。
【００１５】上述の半導体装置の製造方法において、ラ
ダー構造を有する前記ＳＯＧ膜は、ラダー構造を有する
ＳＯＧ膜材料を回転塗布後、３００℃以上７５０℃未満
の温度でベーク処理することによって形成することが好
ましい。
ダー構造を有する前記ＳＯＧ膜は、ラダー構造を有する
ＳＯＧ膜材料を回転塗布後、３００℃以上７５０℃未満
の温度でベーク処理することによって形成することが好
ましい。
【００１６】また上述の半導体装置の製造方法におい
て、前記スペーサ膜を実質的に完全に除去する前記ウエ
ットエッチングは、フッ酸を含むエッチング液を用いる
ことが好ましい。
て、前記スペーサ膜を実質的に完全に除去する前記ウエ
ットエッチングは、フッ酸を含むエッチング液を用いる
ことが好ましい。
【００１７】以上述べた半導体装置の製造方法によれ
ば、シリンダー形状下部電極の形成過程でシリンダーの
内側に形成されるスペーサー膜を実質的に完全に除去す
ることができる。すなわち、シリンダーの内側にスペー
サー膜の残渣が残らず、下部電極としての機能が害され
ない程度に除去される。また、このスペーサー膜の除去
の際に下部電極以外の部分の層間絶縁膜などに凹部が生
じることを防止できる。これにより、一定の形状の下部
電極、およびＣｓ（セル当たりの容量値）を安定して得
ることができる。
ば、シリンダー形状下部電極の形成過程でシリンダーの
内側に形成されるスペーサー膜を実質的に完全に除去す
ることができる。すなわち、シリンダーの内側にスペー
サー膜の残渣が残らず、下部電極としての機能が害され
ない程度に除去される。また、このスペーサー膜の除去
の際に下部電極以外の部分の層間絶縁膜などに凹部が生
じることを防止できる。これにより、一定の形状の下部
電極、およびＣｓ（セル当たりの容量値）を安定して得
ることができる。
【００１８】
【発明の実施の形態】ＳＯＧ膜、すなわちスピンオング
ラス（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜は、シラノール
（（ＯＲ）mＲnＳｉ（ＯＨ）4-m-n）をアルコールなど
の溶剤に溶かしてウエハ状に回転塗布し、熱処理を行う
ことにより縮合固化させて形成したＳｉＯ2の組成に近
い絶縁膜をいう。
ラス（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜は、シラノール
（（ＯＲ）mＲnＳｉ（ＯＨ）4-m-n）をアルコールなど
の溶剤に溶かしてウエハ状に回転塗布し、熱処理を行う
ことにより縮合固化させて形成したＳｉＯ2の組成に近
い絶縁膜をいう。
【００１９】回転塗布とは、シリコン基板を水平にセッ
トし、下方から真空チャックにてシリコン基板を吸着
し、その表面に有機含有絶縁膜材料をアルコールやケト
ン等の溶剤に溶かした溶液を滴下した後に、回転するこ
とにより基板表面に均一な有機含有塗布絶縁膜を形成す
ることをいう。回転数と回転時間を設定することで、膜
厚の制御を行う。
トし、下方から真空チャックにてシリコン基板を吸着
し、その表面に有機含有絶縁膜材料をアルコールやケト
ン等の溶剤に溶かした溶液を滴下した後に、回転するこ
とにより基板表面に均一な有機含有塗布絶縁膜を形成す
ることをいう。回転数と回転時間を設定することで、膜
厚の制御を行う。
【００２０】ＳＯＧ膜の焼成は、はじめにホットプレー
ト上で２００℃以下の熱処理により溶剤を蒸発させ、次
に熱処理炉等で熱処理を行ってＳＯＧ膜材料を縮合し、
固めるのが一般的である。縮合時の熱処理温度は、好ま
しくは３００℃以上７５０℃未満、さらに好ましくは４
００℃以上７００℃未満とする。ここでホットプレート
上での熱処理は、急激な昇温によるＳＯＧ膜のクラック
防止のため、数段のステップで昇温してもよい。
ト上で２００℃以下の熱処理により溶剤を蒸発させ、次
に熱処理炉等で熱処理を行ってＳＯＧ膜材料を縮合し、
固めるのが一般的である。縮合時の熱処理温度は、好ま
しくは３００℃以上７５０℃未満、さらに好ましくは４
００℃以上７００℃未満とする。ここでホットプレート
上での熱処理は、急激な昇温によるＳＯＧ膜のクラック
防止のため、数段のステップで昇温してもよい。
【００２１】本発明においてラダー構造とは、はしご状
のポリマー骨格構造をいい、バッファードフッ酸に対し
て高いエッチング耐性を有する。ラダー構造ＳＯＧの化
学構造の一例を、一般のＳＯＧの化学構造の例とあわせ
て図９に示す。
のポリマー骨格構造をいい、バッファードフッ酸に対し
て高いエッチング耐性を有する。ラダー構造ＳＯＧの化
学構造の一例を、一般のＳＯＧの化学構造の例とあわせ
て図９に示す。
【００２２】ここで、ラダー構造のバッファードフッ酸
（ＢＨＦ）に対するエッチングレートを図１０に示す。
ラダーＳＯＧ膜５はそのラダー構造を保っている間はバ
ッファードフッ酸のエッチングレートは殆ど０〜１０Å
／ｍｉｎである。ただし７５０℃以上の熱処理を加える
と、さらに縮合反応がおこり、ラダー構造から通常の鎖
状構造へと構造遷移を起こし、バッファードフッ酸エッ
チレートは急激に上昇する。
（ＢＨＦ）に対するエッチングレートを図１０に示す。
ラダーＳＯＧ膜５はそのラダー構造を保っている間はバ
ッファードフッ酸のエッチングレートは殆ど０〜１０Å
／ｍｉｎである。ただし７５０℃以上の熱処理を加える
と、さらに縮合反応がおこり、ラダー構造から通常の鎖
状構造へと構造遷移を起こし、バッファードフッ酸エッ
チレートは急激に上昇する。
【００２３】したがって、シリンダー形状の完成まで７
５０℃以上の熱処理を行わないことが好ましく、これに
よりスペーサー膜除去時におけるエッチレートを充分に
確保することができる。
５０℃以上の熱処理を行わないことが好ましく、これに
よりスペーサー膜除去時におけるエッチレートを充分に
確保することができる。
【００２４】
【実施例】以下、本発明を実施例によりさらに詳細に説
明する。
明する。
【００２５】（実施例１）第一の実施例について図面を
参照して説明する。
参照して説明する。
【００２６】まず図１（ａ）の様に、拡散層２、ゲート
３等が形成された半導体基板１上に、層間絶縁膜４（Ｂ
ＰＳＧ膜）を形成する。この上にストッパーとしてラダ
ーＳＯＧ膜５を、ＳＯＧ膜材料を回転塗布し４００〜６
５０℃のベーク処理を施し縮合固化させて形成した後
に、半導体基板１表面へのコンタクト孔６を開孔する。
このときのラダーＳＯＧ膜５の膜厚は、ベーク後で１０
０〜１０００Åが望ましく、またベーク温度は、膜中水
分が離脱する６００℃が望ましいが半導体装置への熱履
歴等を考慮して決定される。
３等が形成された半導体基板１上に、層間絶縁膜４（Ｂ
ＰＳＧ膜）を形成する。この上にストッパーとしてラダ
ーＳＯＧ膜５を、ＳＯＧ膜材料を回転塗布し４００〜６
５０℃のベーク処理を施し縮合固化させて形成した後
に、半導体基板１表面へのコンタクト孔６を開孔する。
このときのラダーＳＯＧ膜５の膜厚は、ベーク後で１０
０〜１０００Åが望ましく、またベーク温度は、膜中水
分が離脱する６００℃が望ましいが半導体装置への熱履
歴等を考慮して決定される。
【００２７】次に図１（ｂ）に示す様に、適当なＣＶＤ
法を用いてシリコン酸化膜を数十〜数千Åの厚さで堆積
し、ドライエッチバックを用いてコンタクト孔側壁にサ
イドウォール７を形成する。これは、コンタクト孔側壁
に露出したラダーＳＯＧ膜５からのガスが外方拡散し、
コンタクト底部に酸化膜を形成することにより、コンタ
クト底部での電気的な抵抗が著しく増大することを抑制
することを目的とする。
法を用いてシリコン酸化膜を数十〜数千Åの厚さで堆積
し、ドライエッチバックを用いてコンタクト孔側壁にサ
イドウォール７を形成する。これは、コンタクト孔側壁
に露出したラダーＳＯＧ膜５からのガスが外方拡散し、
コンタクト底部に酸化膜を形成することにより、コンタ
クト底部での電気的な抵抗が著しく増大することを抑制
することを目的とする。
【００２８】次に図１（ｃ）に示す様に、第一の導電膜
としてリンドープシリコン膜９を堆積する。ついで適当
なＣＶＤ法を用いてシリンダーのコアとなるスペーサー
膜（シリコン酸化膜）８を堆積した後、パターニングを
行い、コアを形成する。このコアの膜厚は、所望のシリ
ンダー側壁の高さにより決定される。コアを構成する材
料は、その後の洗浄工程における膜減り量を出来得る限
り低減するため、洗浄液への化学的耐性を有することが
望ましい。本実施例では、コア除去にバッファードフッ
酸を用いるため、ＴＥＯＳ−ＮＳＧ（成膜温度６００〜
７００℃）等のＬＰＣＶＤ法による酸化膜が用いられ
る。
としてリンドープシリコン膜９を堆積する。ついで適当
なＣＶＤ法を用いてシリンダーのコアとなるスペーサー
膜（シリコン酸化膜）８を堆積した後、パターニングを
行い、コアを形成する。このコアの膜厚は、所望のシリ
ンダー側壁の高さにより決定される。コアを構成する材
料は、その後の洗浄工程における膜減り量を出来得る限
り低減するため、洗浄液への化学的耐性を有することが
望ましい。本実施例では、コア除去にバッファードフッ
酸を用いるため、ＴＥＯＳ−ＮＳＧ（成膜温度６００〜
７００℃）等のＬＰＣＶＤ法による酸化膜が用いられ
る。
【００２９】次に図２（ｄ）に示す様に、全面にリンド
ープシリコン膜を約５００〜６００℃の温度で数百〜数
千Å成長した後、全面エッチバックを行い、シリンダー
の側壁１０を形成する。この後、バッファードフッ酸を
用い、ウェットエッチングによりシリンダー内部のコア
材を除去するが、下地層間酸化膜表面上は、ラダーＳＯ
Ｇ膜５に覆われているのでバッファードフッ酸ではエッ
チングされず、シリンダー内部に存在するコア材のみが
選択的にエッチングされる。
ープシリコン膜を約５００〜６００℃の温度で数百〜数
千Å成長した後、全面エッチバックを行い、シリンダー
の側壁１０を形成する。この後、バッファードフッ酸を
用い、ウェットエッチングによりシリンダー内部のコア
材を除去するが、下地層間酸化膜表面上は、ラダーＳＯ
Ｇ膜５に覆われているのでバッファードフッ酸ではエッ
チングされず、シリンダー内部に存在するコア材のみが
選択的にエッチングされる。
【００３０】最後に全面をライトエッチバックし層間絶
縁膜４表面のラダーＳＯＧ膜５を除去し、図２（ｅ）の
様なシリンダー電極を得る。この工程は省略可能である
が、ここで、層間酸化膜表面に残るラダーＳＯＧ膜５を
除去する理由は、後工程での熱処理によりラダーＳＯＧ
膜５からアウトガスが発生、層間膜中を拡散し、これが
配線材料や電極材料を酸化させるなどの悪影響を半導体
装置に与えることを未然に防止するためである。
縁膜４表面のラダーＳＯＧ膜５を除去し、図２（ｅ）の
様なシリンダー電極を得る。この工程は省略可能である
が、ここで、層間酸化膜表面に残るラダーＳＯＧ膜５を
除去する理由は、後工程での熱処理によりラダーＳＯＧ
膜５からアウトガスが発生、層間膜中を拡散し、これが
配線材料や電極材料を酸化させるなどの悪影響を半導体
装置に与えることを未然に防止するためである。
【００３１】本実施例の方法によれば、シリンダーの内
側に形成されていたスペーサー膜８を実質的に完全に除
去することができる。また層間絶縁膜４に凹部が生じる
ことも防止される。
側に形成されていたスペーサー膜８を実質的に完全に除
去することができる。また層間絶縁膜４に凹部が生じる
ことも防止される。
【００３２】（実施例２）次に、本発明の第二の実施例
に関し図面を参照して説明する。図４〜６は、本発明の
他の実施例を説明するために工程順に示した半導体装置
の断面図である。
に関し図面を参照して説明する。図４〜６は、本発明の
他の実施例を説明するために工程順に示した半導体装置
の断面図である。
【００３３】まず、層間絶縁膜４（ＢＰＳＧ）上に後の
工程でエッチングストッパーとなるラダーＳＯＧ膜５を
回転塗布し、４００〜６５０℃のベーク処理を施し縮合
固化させた後、その上にフォトレジスト１４を形成す
る。次いで下部電極形成領域にホールを形成する（図４
（ａ））。ラダーＳＯＧ膜５の膜厚は１００〜１０００
Åとする。
工程でエッチングストッパーとなるラダーＳＯＧ膜５を
回転塗布し、４００〜６５０℃のベーク処理を施し縮合
固化させた後、その上にフォトレジスト１４を形成す
る。次いで下部電極形成領域にホールを形成する（図４
（ａ））。ラダーＳＯＧ膜５の膜厚は１００〜１０００
Åとする。
【００３４】次いで第一の導電膜としてリンドープシリ
コン膜１５を約１０００Å成長し、リソグラフィー技術
及びドライエッチング技術を用いて、リンドープシリコ
ン膜１５、ラダーＳＯＧ膜５と下地の層間絶縁膜４をエ
ッチングする。
コン膜１５を約１０００Å成長し、リソグラフィー技術
及びドライエッチング技術を用いて、リンドープシリコ
ン膜１５、ラダーＳＯＧ膜５と下地の層間絶縁膜４をエ
ッチングする。
【００３５】次に、フォトレジスト１４を除去した後、
図４（ｂ）の様に、再び全面にリンドープシリコン膜１
５を成長する。次いで全面エッチバックを行い、サイド
ウォール１６を形成し、更にサイドウォール１６をマス
クにして拡散層２に達するコンタクト孔を開孔する図４
（ｃ）。このときリンドープシリコン膜からなるサイド
ウォール１６は、実施例１の酸化膜サイドウォール７と
同様、コンタクト孔側壁に露出したＳＯＧ膜５からのガ
ス外方拡散防止としても機能する。また、ＳＯＧ膜５の
膜厚は、ベーク後で１００〜１０００Åが望ましく、ま
たベーク温度は、膜中水分が離脱する６００℃が望まし
いが半導体装置への熱履歴等を考慮して決定されること
は実施例１と同様である。
図４（ｂ）の様に、再び全面にリンドープシリコン膜１
５を成長する。次いで全面エッチバックを行い、サイド
ウォール１６を形成し、更にサイドウォール１６をマス
クにして拡散層２に達するコンタクト孔を開孔する図４
（ｃ）。このときリンドープシリコン膜からなるサイド
ウォール１６は、実施例１の酸化膜サイドウォール７と
同様、コンタクト孔側壁に露出したＳＯＧ膜５からのガ
ス外方拡散防止としても機能する。また、ＳＯＧ膜５の
膜厚は、ベーク後で１００〜１０００Åが望ましく、ま
たベーク温度は、膜中水分が離脱する６００℃が望まし
いが半導体装置への熱履歴等を考慮して決定されること
は実施例１と同様である。
【００３６】次に図５（ｄ）の様に、再び全面に、第二
の導電膜としてリンドープシリコン膜１７を所望の膜厚
で成長させる。次いで全面エッチバックを行い、下部電
極形成領域にのみリンドープシリコン膜１７が残存する
ようにし、下部電極のコンタクト部を形成する図５
（ｅ）。このときラダーＳＯＧ膜５は、リンドープシリ
コン膜１７エッチバック時のストッパーとしても機能す
る。
の導電膜としてリンドープシリコン膜１７を所望の膜厚
で成長させる。次いで全面エッチバックを行い、下部電
極形成領域にのみリンドープシリコン膜１７が残存する
ようにし、下部電極のコンタクト部を形成する図５
（ｅ）。このときラダーＳＯＧ膜５は、リンドープシリ
コン膜１７エッチバック時のストッパーとしても機能す
る。
【００３７】次に図５（ｆ）の様に、適当なＣＶＤ法を
用いてシリコン酸化膜１８を堆積した後、パターニング
を行い、円筒状のホールを形成する。このホールの側面
にシリンダーの側壁部を形成するが、この際の酸化膜厚
は所望のシリンダー側壁の高さにより決定される。
用いてシリコン酸化膜１８を堆積した後、パターニング
を行い、円筒状のホールを形成する。このホールの側面
にシリンダーの側壁部を形成するが、この際の酸化膜厚
は所望のシリンダー側壁の高さにより決定される。
【００３８】次に、図６（ｇ）の様に第三の導電膜とし
てリンドープシリコン膜１９を約５００〜３０００Å成
長させる。続いて円筒状のホールを埋め込むように全面
にスペーサ膜２０を形成する。スペーサ膜２０の材料と
しては、例えばＮＳＧが用いられる。その後、全面エッ
チバックを行いシリコン酸化膜１８の表面を露出させる
（図６（ｈ））。
てリンドープシリコン膜１９を約５００〜３０００Å成
長させる。続いて円筒状のホールを埋め込むように全面
にスペーサ膜２０を形成する。スペーサ膜２０の材料と
しては、例えばＮＳＧが用いられる。その後、全面エッ
チバックを行いシリコン酸化膜１８の表面を露出させる
（図６（ｈ））。
【００３９】最後にバッファードフッ酸を用いたウェッ
トエッチングにより、シリコン酸化膜１８を除去した
後、全面をライトエッチバックし層間絶縁膜４表面のラ
ダーＳＯＧ膜５を除去し、図６（ｉ）の様なシリンダー
電極１０を得る。
トエッチングにより、シリコン酸化膜１８を除去した
後、全面をライトエッチバックし層間絶縁膜４表面のラ
ダーＳＯＧ膜５を除去し、図６（ｉ）の様なシリンダー
電極１０を得る。
【００４０】本実施例の方法によれば、シリンダーの内
側に形成されていたスペーサー膜２０を実質的に完全に
除去することができる。また層間絶縁膜４に凹部が生じ
ることも防止される。
側に形成されていたスペーサー膜２０を実質的に完全に
除去することができる。また層間絶縁膜４に凹部が生じ
ることも防止される。
【００４１】本実施例が、実施例１よりもさらに優れて
いる点として、下部電極９と下地ＢＰＳＧ４との間に、
ラダーＳＯＧが残らず、後の熱処理工程でのラダーＳＯ
Ｇ膜５からのアウトガスがない点と、下部電極が下地Ｂ
ＰＳＧ５に埋設してある構造のため、３次元的段差が軽
減できる点が挙げられる。
いる点として、下部電極９と下地ＢＰＳＧ４との間に、
ラダーＳＯＧが残らず、後の熱処理工程でのラダーＳＯ
Ｇ膜５からのアウトガスがない点と、下部電極が下地Ｂ
ＰＳＧ５に埋設してある構造のため、３次元的段差が軽
減できる点が挙げられる。
【００４２】（実施例３）次に第三の実施例について図
７、８を参照して説明する。本実施例は、層間絶縁膜に
ビアを形成し、その側壁に形成した導電膜をシリンダー
の側壁とする方法を用いたものである。まず半導体基板
１上に拡散層２、ゲート３等を形成した後、拡散層２に
達するコンタクトホールを形成する。このコンタクトホ
ールを埋め込むように第一の導電膜としてリンドープシ
リコン膜２３を全面に形成する。次いでリンドープシリ
コン膜２３がコンタクトホール部にのみ残るように全面
エッチバックする。この上にエッチングストッパーとし
てラダーＳＯＧ膜５を回転塗布し、４００〜６５０℃の
ベーク処理を施し縮合固化させる。次いでこの上にＢＰ
ＳＧ膜２１を８０００Å程度、ＮＳＧ膜２２を５００Å
程度、この順で形成する（図７（ａ））。
７、８を参照して説明する。本実施例は、層間絶縁膜に
ビアを形成し、その側壁に形成した導電膜をシリンダー
の側壁とする方法を用いたものである。まず半導体基板
１上に拡散層２、ゲート３等を形成した後、拡散層２に
達するコンタクトホールを形成する。このコンタクトホ
ールを埋め込むように第一の導電膜としてリンドープシ
リコン膜２３を全面に形成する。次いでリンドープシリ
コン膜２３がコンタクトホール部にのみ残るように全面
エッチバックする。この上にエッチングストッパーとし
てラダーＳＯＧ膜５を回転塗布し、４００〜６５０℃の
ベーク処理を施し縮合固化させる。次いでこの上にＢＰ
ＳＧ膜２１を８０００Å程度、ＮＳＧ膜２２を５００Å
程度、この順で形成する（図７（ａ））。
【００４３】つづいてリンドープシリコン膜２３の上部
が露出するように、下部電極形成領域にビアを形成する
（図７（ｂ））。本実施例では設けていないが、実施例
１、２と同様、ビア側壁にシリコン酸化膜を形成しても
よい。これによりラダーＳＯＧ膜５からのガス外方拡散
が防止される。
が露出するように、下部電極形成領域にビアを形成する
（図７（ｂ））。本実施例では設けていないが、実施例
１、２と同様、ビア側壁にシリコン酸化膜を形成しても
よい。これによりラダーＳＯＧ膜５からのガス外方拡散
が防止される。
【００４４】次いで、第二の導電膜としてリンドープシ
リコン膜２４を５００〜２０００Å程度形成する（図７
（ｃ））。リンドープシリコン膜の膜厚は、ビアの径お
よびシリンダー側壁の機械的な剛性にを考慮して適宜な
値が選択される。その後、ビアを埋め込むように全面に
スペーサ膜（シリコン酸化膜）２５を形成する（図８
（ｄ））。
リコン膜２４を５００〜２０００Å程度形成する（図７
（ｃ））。リンドープシリコン膜の膜厚は、ビアの径お
よびシリンダー側壁の機械的な剛性にを考慮して適宜な
値が選択される。その後、ビアを埋め込むように全面に
スペーサ膜（シリコン酸化膜）２５を形成する（図８
（ｄ））。
【００４５】最後にバッファードフッ酸を用いたウェッ
トエッチングにより不要な膜を除去した後、全面をライ
トエッチバックしラダーＳＯＧ膜５を除去し、図８
（ｅ）の様なシリンダー電極１０を得る。
トエッチングにより不要な膜を除去した後、全面をライ
トエッチバックしラダーＳＯＧ膜５を除去し、図８
（ｅ）の様なシリンダー電極１０を得る。
【００４６】本実施例の方法によれば、シリンダーの内
側に形成されていたスペーサー膜２５を実質的に完全に
除去することができる。また層間絶縁膜４に凹部が生じ
ることも防止される。
側に形成されていたスペーサー膜２５を実質的に完全に
除去することができる。また層間絶縁膜４に凹部が生じ
ることも防止される。
【００４７】
【発明の効果】以上説明したように、本発明はエッチン
グストッパーとして高い耐エッチング特性を有するラダ
ー構造を持つＳＯＧ膜を用いている。このためキャパシ
タの下部電極の内側に設けられるスペーサ膜との間で非
常に高いバッファードフッ酸の選択比を実現でき、スペ
ーサ膜除去の際にも層間膜がエッチングされることがな
い。またスペーサ膜にＰＳＧを選択する必要が無くＮＳ
Ｇ等を使用でき、洗浄処理での膜減りも抑えられ、一定
の形状の下部電極を安定して得ることができる。
グストッパーとして高い耐エッチング特性を有するラダ
ー構造を持つＳＯＧ膜を用いている。このためキャパシ
タの下部電極の内側に設けられるスペーサ膜との間で非
常に高いバッファードフッ酸の選択比を実現でき、スペ
ーサ膜除去の際にも層間膜がエッチングされることがな
い。またスペーサ膜にＰＳＧを選択する必要が無くＮＳ
Ｇ等を使用でき、洗浄処理での膜減りも抑えられ、一定
の形状の下部電極を安定して得ることができる。
【図１】本発明の半導体装置の製造方法を示す模式的工
程断面図である。
程断面図である。
【図２】本発明の半導体装置の製造方法を示す模式的工
程断面図である。
程断面図である。
【図３】従来の半導体装置の製造方法を示す模式的工程
断面図である。
断面図である。
【図４】本発明の半導体装置の製造方法を示す模式的工
程断面図である。
程断面図である。
【図５】本発明の半導体装置の製造方法を示す模式的工
程断面図である。
程断面図である。
【図６】本発明の半導体装置の製造方法を示す模式的工
程断面図である。
程断面図である。
【図７】本発明の半導体装置の製造方法を示す模式的工
程断面図である。
程断面図である。
【図８】本発明の半導体装置の製造方法を示す模式的工
程断面図である。
程断面図である。
【図９】ラダー構造を有するＳＯＧ膜の構造を示す図で
ある。
ある。
【図１０】ラダー構造を有するＳＯＧ膜のエッチング耐
性を示す図である。
性を示す図である。
１ 基板 ２ 拡散層 ３ ゲート電極 ４ 層間絶縁膜 ５ ラダーＳＯＧ膜 ６ コンタクトホール ７ シリコン酸化膜 ８ スペーサー膜 ９ リンドープシリコン膜 １０ シリンダー電極 １１ エッチングストッパー膜 １２ 高濃度ＰＳＧ １３ 凹部 １４ レジスト １５ リンドープシリコン膜 １６ サイドウォール １７ リンドープシリコン膜 １９ リンドープシリコン膜 ２１ ＢＰＳＧ膜 ２２ ＮＳＧ膜 ２３ リンドープシリコン膜 ２４ リンドープシリコン膜 ２５ スペーサ膜
フロントページの続き (56)参考文献 特開 平７−106328（ＪＰ，Ａ) 特開 平７−111293（ＪＰ，Ａ) 特開 平９−199681（ＪＰ，Ａ) 特開 平10−22473（ＪＰ，Ａ) 特開 平５−218343（ＪＰ，Ａ) 特開 平５−129548（ＪＰ，Ａ) 特開 平９−27598（ＪＰ，Ａ) 特開 平６−53412（ＪＰ，Ａ) 特開 平３−178129（ＪＰ，Ａ) 特開 昭60−160653（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/316 H01L 21/768 H01L 21/8242
Claims (7)
- 【請求項１】 半導体基板表面に拡散層を形成した後、
全面に層間絶縁膜を形成する工程と、該層間絶縁膜の上
に、ラダー構造を有するＳＯＧ膜を形成する工程と、該
ＳＯＧ膜および該層間絶縁膜に、前記拡散層に達するコ
ンタクト孔を形成する工程と、第一の導電膜を、該コン
タクト孔を埋め込むように全面に形成する工程と、該第
一の導電膜の上にスペーサ膜を形成する工程と、下部電
極形成領域以外に形成された前記第一の導電膜および前
記スペーサ膜をエッチングし、コアを形成する工程と、
全面に第二の導電膜を形成した後、前記第二の導電膜を
前記コアの側壁にのみ残すようにエッチングする工程
と、ウエットエッチングにより前記スペーサ膜を実質的
に完全に除去する工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記コンタクト孔を形成した後、全面に
シリコン酸化膜を形成し、次いで前記コンタクト孔の側
壁にのみ前記シリコン酸化膜を残すようにエッチバック
し、その後、前記第一の導電膜を形成することを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体基板表面に拡散層を形成した後、
全面に層間絶縁膜を形成する工程と、該層間絶縁膜に、
前記拡散層に達するコンタクト孔を形成する工程と、第
一の導電膜を、該コンタクト孔を埋め込むように全面に
形成する工程と、該第一の導電膜を、下部電極形成領域
にのみ残すようにエッチングにより除去する工程と、全
面にラダー構造を有するＳＯＧ膜を形成する工程と、該
ＳＯＧ膜の上に、絶縁膜を形成する工程と、下部電極形
成領域に形成された前記ＳＯＧ膜および前記絶縁膜を、
エッチングにより除去し、底部に前記第一の導電膜が露
出したビアを形成する工程と、該ビアの側壁および底部
に第二の導電膜を形成する工程と、該ビアを埋め込むよ
うに全面にスペーサ膜を形成する工程と、ＣＭＰまたは
ドライエッチングにより、前記第二の導電膜および前記
スペーサ膜を表面に露出させる工程と、ウエットエッチ
ングにより、前記スペーサ膜を実質的に完全に除去する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記ビアを形成した後、全面にシリコン
酸化膜を形成し、次いで前記ビアの側壁にのみ前記シリ
コン酸化膜を残すようにエッチバックし、その後、前記
第二の導電膜を形成することを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項５】 半導体基板表面に拡散層を形成した後、
全面に層間絶縁膜を形成する工程と、該層間絶縁膜の上
に、ラダー構造を有するＳＯＧ膜を形成する工程と、該
層間絶縁膜に、前記拡散層よりも上方、前記ＳＯＧ膜形
成位置よりも下方の位置にまで達するホールを形成する
工程と、第一の導電膜を全面に形成する工程と、該第一
の導電膜をエッチバックした後、残存した前記第一の導
電膜をマスクとして前記拡散層に達するコンタクト孔を
形成する工程と、前記ホールおよび前記コンタクト孔を
埋め込むように全面に第二の導電膜を形成する工程と、
該第二の導電膜を、下部電極形成領域のみに残すように
ＣＭＰまたはエッチングにより除去する工程と、全面に
シリコン酸化膜を形成した後、該シリコン酸化膜の下部
電極形成領域にホールを形成する工程と、該ホールの側
壁に第三の導電膜を形成する工程と、該ホールを埋め込
むように全面にスペーサ膜を形成する工程と、ＣＭＰま
たはドライエッチングにより、前記第三の導電膜を表面
に露出させる工程と、ウエットエッチングにより、前記
スペーサ膜を実質的に完全に除去する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項６】 ラダー構造を有する前記ＳＯＧ膜は、ラ
ダー構造を有するＳＯＧ膜材料を回転塗布後、３００℃
以上７５０℃未満の温度でベーク処理することにより形
成されることを特徴とする請求項１乃至５いずれかに記
載の半導体装置の製造方法。 - 【請求項７】 前記スペーサ膜を実質的に完全に除去す
る前記ウエットエッチングは、フッ酸を含むエッチング
液を用いる請求項１乃至６いずれかに記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10112172A JP3077752B2 (ja) | 1998-04-22 | 1998-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10112172A JP3077752B2 (ja) | 1998-04-22 | 1998-04-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307740A JPH11307740A (ja) | 1999-11-05 |
| JP3077752B2 true JP3077752B2 (ja) | 2000-08-14 |
Family
ID=14580061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10112172A Expired - Lifetime JP3077752B2 (ja) | 1998-04-22 | 1998-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077752B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6032631B1 (ja) * | 2016-05-26 | 2016-11-30 | 株式会社ニトリホールディングス | モスキートネット |
-
1998
- 1998-04-22 JP JP10112172A patent/JP3077752B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6032631B1 (ja) * | 2016-05-26 | 2016-11-30 | 株式会社ニトリホールディングス | モスキートネット |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11307740A (ja) | 1999-11-05 |
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