JP2006303403A - フラッシュメモリ素子の製造方法 - Google Patents
フラッシュメモリ素子の製造方法 Download PDFInfo
- Publication number
- JP2006303403A JP2006303403A JP2005189893A JP2005189893A JP2006303403A JP 2006303403 A JP2006303403 A JP 2006303403A JP 2005189893 A JP2005189893 A JP 2005189893A JP 2005189893 A JP2005189893 A JP 2005189893A JP 2006303403 A JP2006303403 A JP 2006303403A
- Authority
- JP
- Japan
- Prior art keywords
- film
- heat
- treated
- sion film
- sion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000010438 heat treatment Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 238000004140 cleaning Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000000126 substance Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】ビットラインの厚さおよび幅を均一にするためのフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板上に第１ＳｉＯＮ膜を形成し、熱処理する段階と、前記熱処理された第１ＳｉＯＮ膜上に絶縁膜を形成する段階と、前記絶縁膜上に第２ＳｉＯＮ膜を形成し、熱処理する段階と、前記熱処理された第２ＳｉＯＮ膜、前記絶縁膜および前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、全面に第３ＳｉＯＮ膜を形成し熱処理した後、前記熱処理された第３ＳｉＯＮ膜を前記トレンチの側面にのみ残す段階と、前記トレンチ内にビットラインを形成する段階とを含む。
【選択図】図２
【解決手段】半導体基板上に第１ＳｉＯＮ膜を形成し、熱処理する段階と、前記熱処理された第１ＳｉＯＮ膜上に絶縁膜を形成する段階と、前記絶縁膜上に第２ＳｉＯＮ膜を形成し、熱処理する段階と、前記熱処理された第２ＳｉＯＮ膜、前記絶縁膜および前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、全面に第３ＳｉＯＮ膜を形成し熱処理した後、前記熱処理された第３ＳｉＯＮ膜を前記トレンチの側面にのみ残す段階と、前記トレンチ内にビットラインを形成する段階とを含む。
【選択図】図２
Description
本発明は、フラッシュメモリ素子の製造方法に係り、特に、ビットラインの厚さおよび幅を均一に形成するためのフラッシュメモリ素子の製造方法に関する。
フラッシュメモリ素子において、ビットラインは、ゲート、ソースコンタクトおよびドレインコンタクトなどの所定の下部パターンが形成された半導体基板上に酸化膜を蒸着した後、酸化膜にトレンチを形成し、トレンチ内に金属膜を充填した後、金属膜を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing)して形成する。
ビットラインの厚さおよび幅は、ビットラインの抵抗およびキャパシタンス値を決定する。したがって、前記酸化膜の厚さと幅を一定に調節しなければ、ビットラインの抵抗およびキャパシタンス値を一定に保つことができない。
ビットラインの幅の不均一は、トレンチの形成後、金属膜形成工程の前に行うクリーニング工程時の前記トレンチ側面の酸化膜の損失に起因する。これを防止するためには、トレンチの側面に窒化膜からウェットバリアを形成している。ところが、窒化膜は、酸化膜に比べて誘電率が高いため、ウェットバリアによってビットラインキャパシタンスが増加するという問題が発生する。
一方、ビットラインの厚さの不均一は、トレンチエッチング工程または金属膜ＣＭＰ工程の際の酸化膜の損失に起因し、これを防止するためには、酸化膜の上、下部にそれぞれＣＭＰストップレイヤーとエッチストップレイヤー(etch stop layer)を形成しなければならない。
ところが、トレンチの形成後、金属膜形成工程の前に行うクリーニング工程に用いられるウェットケミカル(wet chemical)によってＣＭＰストップレイヤーおよびエッチストップレイヤーが損失することにより、ビットラインの厚さの不均一問題が完全に解決されていない。
このようなビットラインの厚さおよび幅の不均一問題は、デバイスの縮小(shrink)に伴ってさらに著しくなり、ビットラインの抵抗およびキャパシタンスの不均一をもたらしてデバイスの特性を悪化させる。
そこで、本発明は、前述した従来の技術の問題点を解決するためのもので、その目的とするところは、ビットラインの厚さおよび幅を均一にするためのフラッシュメモリ素子の製造方法を提供することにある。
また、本発明の他の目的は、ビットラインの抵抗およびキャパシタンスの均一性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
また、本発明の別の目的は、ビットラインのキャパシタンスを減少させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するための本発明は、（ａ）半導体基板上に第１ＳｉＯＮ膜を形成し、熱処理する段階と、（ｂ）前記熱処理された第１ＳｉＯＮ膜上に絶縁膜を形成する段階と、（ｃ）前記絶縁膜上に第２ＳｉＯＮ膜を形成し、熱処理する段階と、（ｄ）前記熱処理された第２ＳｉＯＮ膜、前記絶縁膜および前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、（ｅ）全面に第３ＳｉＯＮ膜を形成し熱処理した後、前記熱処理された第３ＳｉＯＮ膜を前記トレンチの側面にのみ残す段階と、（ｆ）前記トレンチ内にビットラインを形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法を提供する。
前記第１ＳｉＯＮ膜を１５０〜３００Åの厚さに形成することが好ましい。
前記（ａ）段階、（ｃ）段階および（ｅ）段階の熱処理温度は、５００〜８５０℃であることが好ましい。
前記（ａ）段階、（ｃ）段階および（ｅ）段階の熱処理工程は、酸化雰囲気および非活性雰囲気中で行うことが好ましい。
前記第２ＳｉＯＮ膜を２００〜５００Åの厚さに形成することが好ましい。
前記第３ＳｉＯＮ膜を３０〜１００Åの厚さに形成することが好ましい。
前記（ｄ）段階は、前記熱処理された第２ＳｉＯＮ膜上にハードマスク膜を形成する段階と、フォトエッチング工程で前記ハードマスク膜と前記熱処理された第２ＳｉＯＮ膜をパターニングする段階と、前記パターニングされたハードマスク膜をマスクとして、前記絶縁膜と前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、前記ハードマスク膜を除去する段階とからなることが好ましい。
前記ハードマスク膜をシリコン窒化膜で形成することが好ましい。
前記ハードマスク膜の除去の際にリン酸（Ｈ３ＰＯ４）を使用することが好ましい。
本発明は、次のような効果がある。
（１）熱処理されたＳｉＯＮ膜を用いてウェットケミカルによる酸化膜の損失を減らすことができるので、ビットラインの厚さおよび幅を均一に形成することができる。したがって、ビットラインの抵抗およびキャパシタンスを一定に維持させることができる。
（２）窒化膜に比べて誘電率の低いＳｉＯＮ膜でウェットバリアを形成してビットラインのキャパシタンスを低めることができるので、ビットラインの速度を向上させることができる。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
表１は、熱処理されていないＳｉＯＮ膜のウェットクリーニング工程による膜厚の変化およびエッチング率（Å／ｍｉｎ）を測定した結果である。
表１によれば、熱処理していないＳｉＯＮ膜の場合、ウェットクリーニング工程によるエッチング率は、３６．５〜６０．９Å／ｍｉｎと非常に高いことが分かる。
表２は、本発明で使用している熱処理されたＳｉＯＮ膜のウェットクリーニング工程によるエッチング率（Å／ｍｉｎ）を測定した結果である。
表２によれば、熱処理されたＳｉＯＮは、熱処理していないＳｉＯＮとは異なり、ウェットケミカルによるエッチング率が５Å／ｍｉｎ以下と低いことを確認することができる。
本発明では、酸化膜を蒸着およびエッチングしてトレンチを形成し、トレンチに金属膜を充填した後、金属膜をＣＭＰ(Chemical Mechanical Polishing)してビットラインを形成するに際して、前記トレンチエッチング工程のエッチストップレイヤー、ＣＭＰ工程のＣＭＰストップレイヤーおよびトレンチ側面のウェットバリア(wetbarrier)を、熱処理されたＳｉＯＮ膜で形成することにより、ウェットクリーニング工程の際に酸化膜の損失を防止してビットラインの厚さおよび幅を一定に形成しようとする。
図１、図２は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
まず、図１（ａ）に示すように、ゲート、ソースコンタクト、ドレインコンタクトなど所定の下部パターンが形成された半導体基板１０上にウェットバリアおよびエッチストッパーの役割を担当する第１ＳｉＯＮ膜１１を１５０〜３００Åの厚さに形成し、前記第１ＳｉＯＮ膜１１を熱処理する。
前記第１ＳｉＯＮ膜１１に対する熱処理工程は、５００〜８５０℃温度の酸化雰囲気および非活性雰囲気中で行う。
その後、前記熱処理された第１ＳｉＯＮ膜１１上に絶縁膜、例えば酸化膜１２を形成し、ウェットバリアおよびＣＭＰストッパーの役割をする第２ＳｉＯＮ膜１３を２００〜５００Åの厚さに蒸着した後、熱処理する。
前記第２ＳｉＯＮ膜１３に対する熱処理工程は、５００〜８５０℃温度の酸化雰囲気および非活性雰囲気中で行う。
前記熱処理された第２ＳｉＯＮ膜１３上にハードマスク１４を形成する。前記ハードマスク１４としては、窒化膜、例えばシリコン窒化膜ＳｉＮを使用することが良い。
その後、前記ハードマスク１４上にフォトレジストＰＲを塗布し、露光および現像工程により前記フォトレジストＰＲをパターニングしてビットラインを定義する。
次いで、図１（ｂ）に示すように、前記パターニングされたフォトレジストＰＲをマスクとして前記ハードマスク膜１４および前記熱処理された第２ＳｉＯＮ膜１３をエッチングする。
前記ハードマスク１４のエッチングの際にエッチング条件を調節してハードマスク膜１４の幅を調節し、これにより以後に形成されるトレンチの幅を調節する。
次に、前記フォトレジストＰＲを除去した後、図１（ｃ）に示すように、前記ハードマスク膜１４をマスクとして前記酸化膜１２と前記熱処理された第１ＳｉＯＮ膜１１を順次エッチングしてトレンチ１５を形成する。
この際、前記熱処理された第１ＳｉＯＮ膜１１をエッチング停止膜として酸化膜１２をエッチングしてから、エッチング条件を変更した後、熱処理された第1ＳｉＯＮ膜１１をエッチングする。前記熱処理された第１ＳｉＯＮ膜１１のエッチングの際に、熱処理された第１ＳｉＯＮ膜１１の下部層が１００〜１０００Å程度損失されるようにする。
前記トレンチ１５のエッチングの際に前記ハードマスク膜１４も共にエッチングされ、図１（ｃ）に示すようにその厚さが薄くなる。
その後、図２（ａ）に示すように、高温のリン酸（Ｈ３ＰＯ４）浴(phosphoric acid bath)で残っているハードマスク膜１４を完全に除去する。前記ハードマスク膜１４の除去の際に、前記トレンチ１５の側面の酸化膜１２の損失厚さは５０Å以下となるようにし、前記熱処理された第１、第２ＳｉＯＮ膜１１、１３の損失厚さは５０Å以下となるようにする。
次に、図２（ｂ）に示すように、以後に行われるウェットクリーニング工程に使用されるウェットケミカルによるトレンチ１５の側面の酸化膜１２の損失を防止するために、前記トレンチ１５を含んだ全表面上に、既存のウェットバリアに使用される窒化膜に比べて低い誘電率を有するＳｉＯＮ膜を３０〜１００Åの膜厚に蒸着して第３ＳｉＯＮ膜を形成し、熱処理する。
その後、前記トレンチ１５の側面にのみ残るように、前記熱処理された第３ＳｉＯＮ膜をエッチバックし、ウェットバリア１６を形成する。
その後、図２（ｃ）に示すように、前記トレンチ１５が完全に埋め込まれるよう全面に金属膜を蒸着し、前記熱処理された第２ＳｉＯＮ膜１３をストッパー層として全面をＣＭＰして前記トレンチ１５内にビットライン１７を形成する。
以上、本発明の実施例に係るフラッシュメモリ素子の製造を完了する。
１０ 半導体基板
１１ 第１ＳｉＯＮ膜
１２ 酸化膜
１３ 第２ＳｉＯＮ膜
１４ ハードマスク膜
１５ トレンチ
１６ ウェットバリア
１７ ビットライン
１１ 第１ＳｉＯＮ膜
１２ 酸化膜
１３ 第２ＳｉＯＮ膜
１４ ハードマスク膜
１５ トレンチ
１６ ウェットバリア
１７ ビットライン
Claims (9)
- （ａ）半導体基板上に第１ＳｉＯＮ膜を形成し、熱処理する段階と、
（ｂ）前記熱処理された第１ＳｉＯＮ膜上に絶縁膜を形成する段階と、
（ｃ）前記絶縁膜上に第２ＳｉＯＮ膜を形成し、熱処理する段階と、
（ｄ）前記熱処理された第２ＳｉＯＮ膜、前記絶縁膜および前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、
（ｅ）全面に第３ＳｉＯＮ膜を形成し、熱処理した後、前記熱処理された第３ＳｉＯＮ膜を前記トレンチの側面にのみ残す段階と、
（ｆ）前記トレンチ内にビットラインを形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。 - 前記第１ＳｉＯＮ膜を１５０〜３００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記（ａ）段階、（ｃ）段階および（ｅ）段階の熱処理温度は、５００〜８５０℃であることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記（ａ）段階、（ｃ）段階および（ｅ）段階の熱処理工程は、酸化雰囲気および非活性雰囲気中で行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記第２ＳｉＯＮ膜を２００〜５００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記第３ＳｉＯＮ膜を３０〜１００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記（ｄ）段階は、前記熱処理された第２ＳｉＯＮ膜上にハードマスク膜を形成する段階と、
フォトエッチング工程で前記ハードマスク膜と前記熱処理された第２ＳｉＯＮ膜をパターニングする段階と、
前記パターニングされたハードマスク膜をマスクとして、前記絶縁膜と前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、
前記ハードマスク膜を除去する段階とからなることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。 - 前記ハードマスク膜をシリコン窒化膜で形成することを特徴とする請求項７記載のフラッシュメモリ素子の製造方法。
- 前記ハードマスク膜の除去の際にリン酸（Ｈ３ＰＯ４）を使用することを特徴とする請求項７記載のフラッシュメモリ素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050033704A KR100632620B1 (ko) | 2005-04-22 | 2005-04-22 | 플래쉬 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006303403A true JP2006303403A (ja) | 2006-11-02 |
Family
ID=36127682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005189893A Pending JP2006303403A (ja) | 2005-04-22 | 2005-06-29 | フラッシュメモリ素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7026213B1 (ja) |
| JP (1) | JP2006303403A (ja) |
| KR (1) | KR100632620B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100947945B1 (ko) * | 2007-11-30 | 2010-03-15 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| US8283202B2 (en) | 2009-08-28 | 2012-10-09 | International Business Machines Corporation | Single mask adder phase change memory element |
| US8283650B2 (en) * | 2009-08-28 | 2012-10-09 | International Business Machines Corporation | Flat lower bottom electrode for phase change memory cell |
| US8012790B2 (en) * | 2009-08-28 | 2011-09-06 | International Business Machines Corporation | Chemical mechanical polishing stop layer for fully amorphous phase change memory pore cell |
| US8233317B2 (en) * | 2009-11-16 | 2012-07-31 | International Business Machines Corporation | Phase change memory device suitable for high temperature operation |
| US8129268B2 (en) | 2009-11-16 | 2012-03-06 | International Business Machines Corporation | Self-aligned lower bottom electrode |
| US7943420B1 (en) * | 2009-11-25 | 2011-05-17 | International Business Machines Corporation | Single mask adder phase change memory element |
| US9947669B1 (en) * | 2017-05-09 | 2018-04-17 | Winbond Electronics Corp. | Dynamic random access memory and method of manufacturing the same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1083990A (ja) * | 1996-09-06 | 1998-03-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2000049227A (ja) * | 1998-07-31 | 2000-02-18 | Toshiba Corp | 半導体装置の製造方法 |
| JP2000294634A (ja) * | 1999-04-07 | 2000-10-20 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000332013A (ja) * | 1999-05-21 | 2000-11-30 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| JP2002094025A (ja) * | 1999-06-17 | 2002-03-29 | Fujitsu Ltd | 半導体装置 |
| JP2004296515A (ja) * | 2003-03-25 | 2004-10-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183313A (ja) * | 1998-12-21 | 2000-06-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6924196B1 (en) * | 1999-08-06 | 2005-08-02 | Newport Fab, Llc | Anti-reflective coating and process using an anti-reflective coating |
| JP2005260177A (ja) * | 2004-03-15 | 2005-09-22 | Toshiba Corp | 半導体装置の製造方法 |
-
2005
- 2005-04-22 KR KR1020050033704A patent/KR100632620B1/ko not_active IP Right Cessation
- 2005-06-24 US US11/166,484 patent/US7026213B1/en not_active Expired - Fee Related
- 2005-06-29 JP JP2005189893A patent/JP2006303403A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1083990A (ja) * | 1996-09-06 | 1998-03-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2000049227A (ja) * | 1998-07-31 | 2000-02-18 | Toshiba Corp | 半導体装置の製造方法 |
| JP2000294634A (ja) * | 1999-04-07 | 2000-10-20 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000332013A (ja) * | 1999-05-21 | 2000-11-30 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| JP2002094025A (ja) * | 1999-06-17 | 2002-03-29 | Fujitsu Ltd | 半導体装置 |
| JP2004296515A (ja) * | 2003-03-25 | 2004-10-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7026213B1 (en) | 2006-04-11 |
| KR100632620B1 (ko) | 2006-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006303403A (ja) | フラッシュメモリ素子の製造方法 | |
| JP5100198B2 (ja) | 半導体素子の微細パターンの形成方法 | |
| JP2009071306A (ja) | 半導体素子の微細パターン形成方法 | |
| JP2010087300A (ja) | 半導体装置の製造方法 | |
| JP3539491B2 (ja) | 半導体装置の製造方法 | |
| KR100291513B1 (ko) | 반도체 소자의 제조방법 | |
| JP2004356575A (ja) | 半導体装置の製造方法 | |
| JP2006054251A (ja) | 半導体装置の製造方法 | |
| KR100875653B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| KR100356807B1 (ko) | 반도체소자의 게이트 형성방법 | |
| JP2008124399A (ja) | 半導体装置の製造方法 | |
| JP4101130B2 (ja) | 半導体装置の製造方法 | |
| KR100912958B1 (ko) | 반도체 소자의 미세 패턴 제조 방법 | |
| JP2010103389A (ja) | 半導体記憶装置の製造方法 | |
| JP2009111091A (ja) | 半導体装置の製造方法 | |
| KR20050068363A (ko) | 하드 마스크를 이용한 미세 패턴 형성 방법 | |
| JP2004228258A (ja) | 半導体装置の製造方法 | |
| JP2010087298A (ja) | 半導体装置の製造方法 | |
| KR20110070317A (ko) | 반도체 소자의 패턴 형성방법 | |
| JP4841082B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100202657B1 (ko) | 트랜지스터의 제조방법 | |
| KR100576438B1 (ko) | 반도체 소자 제조 방법 | |
| KR100895230B1 (ko) | 반도체 장치 및 그 제조 방법, 건식 에칭 방법 및 건식 에칭 장치, 그리고 배선 재료의 제작 방법 | |
| KR100850097B1 (ko) | 반도체 소자의 살리사이드 블록킹막 형성 방법 | |
| KR100526470B1 (ko) | 플래쉬 메모리의 게이트 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100413 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100810 |