KR100609980B1 - 피엠디막의 과식각 방지 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 피엠디막의 과식각 방지 방법에는 피엠디막의 과식각 방지 방법에 있어서, 게이트 전극, 소스/드레인 등을 포함한 소정의 구조물이 형성된 반도체 기판 상에 피엠디막을 형성하는 단계; 상기 피엠디막을 관통하는 콘택홀을 형성하는 단계; 및 TMH(Trimethyl-oxyethyl ammonium hydroxide), 과산화수소(H2O2) 및 물(H20)이 혼합된 것으로서 25℃ 내지 55℃ 범위의 온도를 갖는 세정액을 이용하여, 상기 콘택홀이 형성된 기판을 세정하는 단계;가 포함된다.
따라서, 본 발명의 피엠디막의 과식각 방지 방법은 피엠디막의 과식각을 방지하여 반도체 소자의 불량을 방지하여 수율을 향상시키고 소자의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.
피엠디(PMD), BPSG, NC-2 세정, 온도, 농도, 과식각
Description
도 1은 종래 기술에 콘택홀 형성 공정의 단면도.
도 2a 내지 도 2c는 본 발명에 의한 콘택홀 형성 공정의 단면도.
도 3은 NC-2 세정액의 온도와 BPSG막의 식각율을 나타낸 그래프.
도 4는 NC-2 세정액의 온도에 따른 콘택홀 형성시의 단면 SEM 사진.
본 발명은 피엠디막의 과식각 방지 방법에 관한 것으로, 보다 자세하게는 층간절연막인 피엠디막을 관통하는 콘택홀을 형성한 후 폴리머 및 포토레지스트를 제거하기 위한 세정 공정에서 피엠디막의 과식각을 방지하기 위한 피엠디막의 과식각 방지 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 발전에 따라 반도체 소자 제조 기술도 비약적으로 발전하고 있다. 상기 반도체 소자는 집적도, 미세화, 동작속도 등 을 향상시키는 방향으로 기술이 발전하고 있으며, 흔히 무어의 법칙(Moore's Law)으로 알려진 것처럼, 반도체 소자의 집접도는 2년마다 약 2배가 증가하고 있다. 이에 따라 칩 사이즈 및 회로 선폭이 갈수록 작아지고 이로 인해 이전에 존재하지 않던 새로운 문제가 발생하고 있다.
피엠디(PMD: Premetal Dielectric)막은 폴리실리콘 게이트와 금속배선간을 분리하는 층간절연막으로서, 갭필(gap fill) 성능, 개더링(gathering) 성능이 우수하고 평탄화가 용이해야 한다.
갭필 성능이란 반도체 소자의 패턴에 의한 단차를 메울 수 있는 능력을 의미하며, 개더링 성능은 디바이스의 특성을 저하시키는 모바일 이온(mobile ion), 예를 들어 나트륨 이온 또는 기타 금속 이온을 트랩(trap)하는 능력을 의미한다.
절연막으로 많이 사용되는 실리콘 산화막(SiO2)은 폴리실리콘 게이트에 의해 형성되는 단차를 메우는 능력이 부족하다. 따라서, 상기 실리콘 산화막으로 형성된 PMD막에는 보이드(void)가 형성되기 때문에 피엠디막이 치밀하지 못하여 소자의 특성을 저하시킬 뿐만 아니라 콘택을 형성하기 위한 이후 공정에서 도전성 물질의 증착시 상기 보이드에도 도전성 물질이 형성됨에 따라 콘택 간에 쇼트(short) 현상이 발생되어 반도체 소자의 생산 수율을 저하시키는 원인이 되고 있다.
따라서, 상기 실리콘 산화막을 대신하는 PMD막용 물질로 갭필 성능이 우수한 보로포스포실리케이트 글래스(Borophosphosilicate Glass, 이하 BPSG)막을 이용한다. 일반적으로, BPSG막은 실리콘 산화막을 형성할 때 도입하는 실리콘, 산소 소스(source)와 더불어 반응 챔버(chamber)에 붕소(B)와 인(P) 소스를 같이 도입하여 형성한다. 여기서, 붕소는 갭필 성능 향상을 위해서, 인은 모바일 이온의 개더링 성능 향상을 위해서 도핑한다.
도 1은 종래 기술에 의한 콘택홀 형성시의 반도체 소자의 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(100) 상에 STI(Shallow Trench Isolation) 공정을 통한 소자절연막(102), 게이트 산화막(104), 폴리실리콘 게이트(106), 소스/드레인(도시하지 않음), 측벽 질화막(sidewall nitride, 108) 및 실리사이드(110) 등을 포함한 반도체 소자를 형성한 후 피엠디 라이너(liner)막(112), BPSG막(114), 산화막(116)을 순차적으로 형성한다.
이후, 하부의 소스/드레인과 전기적 연결을 위한 콘택홀을 형성하는 공정이 이어진다. 콘택홀 형성을 위해 건식식각을 하며 건식식각 후에는 건식 식각시 발생한 폴리머(polymer) 및 포토레지스트를 제거하기 위한 습식 세정을 진행한다.
상기 습식 세정은 130℃ 정도의 SH(Sulpuric Hydroxide) 세정과 75℃ 정도의 NC-2(New Cleaning-2) 세정을 하게 되는데 습식 세정시 상기 BPSG막의 과식각(120)이 발생하여 소자 특성을 열화시키거나 과식각된 부분으로 이후의 콘택홀을 매립하는 금속이 침투하여 반도체 소자의 쇼트(short) 불량이 발생하기도 한다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 층간절연막인 피엠디막을 관통하는 콘택홀을 형성한 후 폴리머 및 포토레지스 트를 제거하기 위한 세정 공정에서 NC-2 세정액의 온도와 농도를 적절히 조절함으로써 피엠디막의 과식각을 방지하여 반도체 소자의 특성 및 수율을 향상시키는 피엠디막의 과식각 방지 방법을 제공함에 본 발명의 목적이 있다.
상기되는 목적을 달성하기 위한 본 발명의 실시예에 따른 피엠디막의 과식각 방지 방법에는 피엠디막의 과식각 방지 방법에 있어서, 게이트 전극, 소스/드레인 등을 포함한 소정의 구조물이 형성된 반도체 기판 상에 피엠디막을 형성하는 단계; 상기 피엠디막을 관통하는 콘택홀을 형성하는 단계; 및 TMH(Trimethyl-oxyethyl ammonium hydroxide), 과산화수소(H2O2) 및 물(H20)이 혼합된 것으로서 25℃ 내지 55℃ 범위의 온도를 갖는 세정액을 이용하여, 상기 콘택홀이 형성된 기판을 세정하는 단계;가 포함된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2c는 피엠디막의 과식각을 방지하는 본 발명의 콘택홀 형성 방법을 나타낸 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200) 상에 STI 또는 LOCOS(Local Oxidation of Silicon) 공정을 사용한 소자분리막(202), 게이트 산화막(204), 폴리 실리콘 게이트(206), 소스/드레인(도시하지 않음), 측벽 질화막(side wall nitride, 208) 및 실리사이드막(210)을 포함한 반도체 소자를 공지의 반도체 공정 기술을 사용하여 완성한다. 상기 실리사이드막(210)은 예를 들 어, 티타늄 실리사이드(Ti2Si6)로서 이후의 콘택홀 공정시 콘택 금속과 접촉하게 된다.
다음, 상기 반도체 기판 상에 PMD 라이너막(212)을 형성한다. 상기 PMD 라이너막(212)은 실리콘 질화막(SiN) 또는 플라즈마 인핸스드 TEOS(Plasma Enhanced Tetraethyl Ortho Silicate, 이하 PETEOS) 산화막으로 형성하는 것이 바람직하다. 일례로, 본 발명에서는 PMD 라이너막(212)으로 35nm의 실리콘 질화막을 형성하였다.
다음, PMD막(214)을 형성한다. 상기 PMD막(214)으로는 BPSG막, 포스포실리케이트 글래스(Phosphosilicate Glass, 이하 PSG)막 또는 보로실리케이트 글래스(Borosilicate Glass, 이하 BSG)막을 사용할 수 있으나 BPSG막이 보다 바람직하다.
BPSG막은 PECVD, APCVD(Atmospheric Pressure CVD), SACVD(Sub-Atmospheric Pressure CVD), LPCVD와 같은 CVD 공정을 통해 형성하며 전구체로는 SiH4 또는 TEOS를 사용할 수 있다. BPSG막 내의 붕소는 갭필 능력 및 모바일 이온의 개더링 능력등을 고려하여 붕소와 인의 농도를 1 내지 10 wt%가 되도록 하는 것이 바람직하다.
PSG막은 PECVD, APCVD 또는 고밀도 플라즈마(HDP : High Density Plasma) CVD를 이용하여 형성할 수 있다. 예들 들어, 반응 챔버에 SiH4, PH3, 산소 및 아르곤을 도입한 후, 온도를 400℃ 내지 650℃, 압력을 1 mTorr 내지 10 mTorr로 유지하고 기판에 고밀도 플라즈마 바이어스(bias)를 인가하는 HDP CVD 방법을 통해 형 성하는 것이 가능하다.
상기 PMD막(214) 내에 형성된 보이드(도시하지 않음)는 PMD막의 치밀화를 방해하고 이후의 도전성 물질 형성시 도전성 물질이 매입되어 불량을 유발하는 원인이 된다. 이를 방지하기 위해 상기 PMD막을 열처리하여 치밀화한다. 상기 열처리 공정은, 예를 들어 급속 열공정(RTP : Rapid Thermal Process)로 700℃ 내지 1100℃로 20초 내지 60초 동안 진행하거나 노(furnace)를 이용하여 700℃ 내지 1100℃로 20분 내지 60분간 어닐링한다.
다음, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 통해 PMD막(214)을 평탄화할 수 있으며 그 상부에 산화막(216)을 더 형성할 수도 있다. 상기 산화막(216)은 PETEOS 산화막이 바람직하며 본 발명에서는 약 200nm의 두께로 형성하였다.
다음, 도 2b에 도시된 바와 같이, 포토레지스트를 코팅하고 노광 및 현상하여 콘택홀을 형성하기 위한 부분을 노출시킨 후 PMD막(214), 산화막(216)을 식각하여 콘택홀(220)을 형성한다. 하부의 PMD 라이너막(212)이 산화막일 경우 상기 콘택홀(220) 형성시 같이 제거되지만, 질화막(SiN)일 경우 식각 선택비의 차이로 인해 산화막인 PMD막(214)만 식각되고 질화막인 PMD 라이너막(212)은 남게 된다.
다음, 도 2c에 도시된 바와 같이, 상기 콘택홀(220) 형성시 발생한 폴리머 및 포토레지스트를 제거하기 위해 SH 세정액으로 세정한다. 상기 SH 세정액은 황산(H2SO4)과 과산화수소(H2O2)의 혼합액으로 약 130℃의 온도에서 세정을 실시하며 질화막인 PMD 라이너막(212)은 상기 SH 세정액에 의한 세정시 제거된다.
다음, NC-2 세정액의 온도를 55℃ 이하로 설정하여 상기 PMD막(214)의 과식각이 일어나지 않도록 하여 세정을 실시한다. 상기 NC-2 세정액의 온도를 변화시킴과 동시에 NC-2 세정액의 농도를 변화시켜도 PMD막의 과식각을 보다 확실하게 방지할 수 있으며 NC-2 세정액의 온도를 종래와 같이 75℃로 유지한 상태에서 NC-2 세정액의 농도를 적절히 조절해도 PMD막(214)의 과식각을 방지할 수 있다. NC-2 세정액은 TMH(Trimethyl-oxyethyl ammonium hydroxide), 과산화수소(H2O2), 물(H
2O)이 혼합된 세정액이며 예를 들어, 그 부피비의 비율을 TMH:H2O2:H2O = 1:2.3~10:30~40의 범위로 설정함으로써 PMD막의 과식각이 발생하지 않도록 할 수 있다.
도 3은 NC-2 세정액의 온도에 따른 BPSG막의 식각율(식각된 두께)을 측정한 그래프로서 온도가 높을수록 BPSG막의 식각이 증가하여 2차함수 형태로 나타남을 확인할 수 있다. 도 3으로부터 NC-2 세정액의 온도를 75℃에서 55℃로 낮출 경우, BPSG막의 식각율이 약 1/7배로 낮아짐을 알 수 있다. 또한 PMD막용 물질로 BPSG막 대신 PSG막 또는 BSG막이 쓰일 경우에도 동일하게 적용할 수 있다.
도 4는 NC-2 세정액의 온도에 따른 PMD막의 식각 상태를 확인하기 위한 주사전자 현미경(SEM) 사진으로서, NC-2 세정액의 온도가 (a)는 25℃, (b)는 55℃, (c)는 75℃인 경우를 나타낸 것이다. 도 4로부터 종래 기술인 75℃의 NC-2 세정액으로 세정했을 경우에는 PMD막의 과식각이 심하게 발생하지만 55℃, 25℃의 NC-2 세정액에서는 과식각이 거의 발생하지 않음을 확인할 수 있다.
상술한 바와 같이 콘택홀 형성 후 습식 세정을 함으로써 BPSG막의 과식각을 방지하여 반도체 소자의 특성 열화를 방지할 수 있으며 이어지는 콘택 전극의 형성시 콘택 전극을 형성하는 금속물질에 의한 쇼트 불량을 방지할 수 있어 수율 저하를 방지할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 피엠디막의 과식각 방지 방법은 피엠디막의 과식각을 방지하여 반도체 소자의 불량을 방지하여 수율을 향상시키고 소자의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.
Claims (7)
- 피엠디막의 과식각 방지 방법에 있어서,게이트 전극, 소스/드레인 등을 포함한 소정의 구조물이 형성된 반도체 기판 상에 피엠디막을 형성하는 단계;상기 피엠디막을 관통하는 콘택홀을 형성하는 단계;황산(H2SO4)과 과산화수소(H2O2)의 혼합액으로 상기 기판을 1차 세정하는 단계; 및TMH(Trimethyl-oxyethyl ammonium hydroxide), 과산화수소(H2O2) 및 물(H20)이 혼합된 것으로서 25℃ 내지 55℃ 범위의 온도를 갖는 세정액을 이용하여, 상기 콘택홀이 형성된 기판을 2차 세정하는 단계;가 포함되는 피엠디막의 과식각 방지 방법.
- 제 1 항에 있어서,상기 피엠디막을 형성하기 전에, 상기 반도체 기판 위에 피엠디 라이너막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 피엠디막의 과식각 방지 방법.
- 제 2 항에 있어서,상기 피엠디 라이너막은 PETEOS막 또는 실리콘 질화막으로 형성시키는 것을 특징으로 하는 피엠디막의 과식각 방지 방법.
- 제 1 항에 있어서,상기 피엠디막을 형성한 후에는, 상기 피엠디막의 상부에 PETEOS막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 피엠디막의 과식각 방지 방법.
- 삭제
- 제 1 항에 있어서,상기 피엠디막은 BPSG막, BSG막 또는 PSG막으로 형성시키는 것을 특징으로 하는 피엠디막의 과식각 방지 방법.
- 제 1 항에 있어서,상기의 TMH:H2O2:H20의 부피비는 1 : 2.3~10 : 30~40인 것을 특징으로 하는 피엠디막의 과식각 방지 방법.
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