KR100935189B1 - 반도체소자의 층간막 평탄화 방법 - Google Patents

반도체소자의 층간막 평탄화 방법 Download PDF

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Abstract

본 발명은 반도체소자의 층간막 평탄화방법에 관한 것으로, 그 발명의 구성은, 반도체기판상에 게이트를 포함하여 구성되는 반도체소자를 형성하는 단계; 상기 반도체소자를 포함한 반도체기판상에 식각정지막을 형성하는 단계; 상기 반도체 소자의 게이트상면에 포토레지스트패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제외한 식각정지막상에 산화막을 성장시키는 단계; 상기 포토레지스트패턴을 제거한 후 전체 구조의 상면에 제1층간절연막과 제2층간절연막을 형성하는 단계; 및 상기 제2층간절연막을 평탄화시키는 단계;를 포함하여 구성되며, 선택적 LPD (liquid phase deposition) 방법을 이용하여 하부의 소자 형성시에 발생된 단차에 의하여 발생되는 반도체소자와 배선간의 절연층(ILD : inter layer dielectric)의 단차를 최소화하여 평탄화시키므로써 균일도를 개선하여 소자배선 신뢰성을 개선시킬 수 있는 것이다.

Description

반도체소자의 층간막 평탄화 방법{Method for planarization intermediate layer of semicoductor device}
도 1a 및 도 1b는 종래기술의 제1실시예에 따른 반도체소자의 층간막 형성방법을 설명하기 위한 공정단면도.
도 2a 및 도 2b는 종래기술의 제2실시예에 따른 반도체소자의 층간막 형성방법을 설명하기 위한 공정단면도.
도 3a 및 도 3e는 본 발명에 따른 반도체소자의 층간막 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
31 : 반도체기판 33 : 필드산화막
35 : 게이트산화막 37 : 게이트
39 : 스페이서 41 : 질화막
43 : 실리사이드 45 : 포토레지스트패턴
47 : 산화막 49 : BPSG 박막
51 : TEOS 산화막
본 발명은 반도체소자의 층간막 평탄화방법에 관한 것으로서, 보다 상세하게는 선택적 LPD(liquid phase deposition) 방법을 이용하여 하부의 소자 형성시에 발생된 단차에 의하여 발생되는 반도체소자와 배선간의 절연층(ILD : inter layer dielectric)의 단차를 최소화하여 평탄화시키므로써 균일도를 개선하여 소자배선 신뢰성 및 포토마스크 공정을 용이하게 하는 반도체소자의 층간막 평탄화 방법에 관한 것이다.
기존에는 하부의 소자형성시에 발생된 단차(즉, 폴리게이트, 스페이서, 아이솔레이션 등)에 의하여 발생되는 반도체소자와 배선간 절연층(ILD)의 단차를 최소화하기 위하여 절연막을 두껍게 증착한후 CMP방법을 이용하여 평탄화하는 방법이 도 1 및 도 2에 제안되었다.
종래기술에 따른 제1실시예는, 도 1a에 도시된 바와같이, 반도체기판(1)에 필드산화막(3)과 게이트산화막(5) 및 폴리실리콘 게이트(7) 그리고 질화막스페이서(9)로 구성된 반도체소자를 형성한후 후속의 콘택 식각시에 미스얼라인에 의한 필드산화막의 손실을 최소화하기 위하여 BLC 질화막(11)을 증착한다.
이어서, 상기 BLC 질화막(11)과 접촉하는 반도체기판(1)부분에 실리사이드(13)을 형성한다.
그다음, 도 1b에 도시된 바와같이, 수분투과율을 방지하고 모빌(mobile) 이온들의 게더링(gettering) 역할을 하는 BPSG 박막(15)을 약 3000∼4000Å 두께로 증착한후 열공정을 거쳐 BPSG 플로우를 실시하여 단차를 줄인 후 플라즈마 CVD를 이용하여 TEOS 산화막(17)을 10000∼15000 Å 두께로 두껍게 증착한다.
이어서, 후속의 마스크 공정을 위해 CMP 방법을 이용하여 상기 TEOS 산화막(17)을 평탄화시킨다.
상기의 방법으로 진행시에 두꺼운 산화막을 증착하여 CMP를 과다하게 실시하므로써 패턴밀도에 따른 층간막의 두께 차이가 심하게 발생하게 된다.
한편, 종래기술의 제2실시예로서, 도 2a에 도시된 바와같이, 기존의 반도체소자 형성과 함께 전체 구조의 상면에 질화막과 실리사이드막을 형성하는 공정은 제1실시예와 동일한 공정순으로 진행한다.
그다음, 도 2a 에서와같이, 전체 구조의 상면에 BPSG 박막(15)을 약 6000Å∼8000Å 두께로 증착한후 도 2b에서와같이, 열공정으로 플로우를 실시하여 단차를 완화한다음 CMP방법을 이용하여 BPSG 박막(15)을 평탄화시킨후 후속의 마스크 공정을 위하여 TEOS로 구성된 캡핑산화막(17)를 증착하고 이어 CMP방법을 이용하여 평탄화시킨다.
상기의 방법에 의하면, BPSG 박막의 CMP 진행시 균일도 특성이 나쁘므로 균일한 두께의 층간막 두께를 얻을 수 없게 된다.
상기 도 1 및 도 2에서 제시한 일반적인 방법으로 진행시에 층간막의 두께가 균일하지 않음으로 인해 후고의 콘택마스크 공정에서 초점심도(depth of focus) 특성이 나빠지며, 콘택홀 형성에 불리하며, 후속의 콘택 식각시에 층간막 두께차이로 인하여 식각량 부족이 발생하게 되고 소자와 배선간의 접촉불량이 발생하여 소자수 율을 떨어 뜨리는 문제점이 있다.
또한, 연마량의 증가에 의한 비용증가의 원인이 되며, BPSG 플로우를 위한 열에 대한 영향으로 소자특성이 열화되는 문제점이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 선택적 LPD(liquid phase deposition) 방법을 이용하여 하부의 소자 형성시에 발생된 단차에 의하여 발생되는 반도체소자와 배선간의 절연층(ILD : inter layer dielectric)의 단차를 최소화하여 평탄화시키므로써 균일도를 개선하여 소자배선 신뢰성 및 포토마스크 공정을 용이하게 진행할 수 있는 반도체소자의 층간막 평탄화방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 층간막 평탄화방법 은, 반도체기판상에 게이트를 포함하여 구성되는 반도체소자를 형성하는 단계; 상기 반도체소자를 포함한 반도체기판상에 식각정지막을 형성하는 단계; 상기 반도체소자 의 게이트상면에 포토레지스트패턴을 형성하는 단계; 상기 포토레지스트패턴을 제외한 식각정지막상에 산화막을 성장시키는 단계; 상기 포토레지스트패턴을 제거한 후 전체 구조의 상면에 제1층간절연막과 제2층간절연막을 형성하는 단계; 및 상기 제2층간절연막을 평탄화시키는 단계;를 포함하여 구성되는 것을 특징으로 한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 층간막 평탄화 방법을 첨부된 도면을 참 조하여 상세히 설명한다.
본 발명에 따른 반도체소자의 층간막 평탄화 방법은, 도 3a에 도시된 바와같이, 소자와 소자간의 분리를 위한 STI(shallow trench isolation)(33)를 형성한후, 게이트산화막(35)와 폴리실리콘(미도시)을 약 2000∼2500Å 정도를 증착하고, 이들을 플라즈마를 이용하여 식각하므로써 트랜지스터의 게이트(37)를 형성한다.
그다음, 게이트(37)측면에 LDD 스페이서(39)를 형성한후, 소스/드레인의 면저항과 접촉저항을 감소시키고, 게이트전극의 저항을 감소시키기 위해 실리사이드(41)(예를들어 CoSi2, TiSi2 등)을 형성한다.
이어서, 도 3b에 도시된 바와같이, 후속의 미스얼라인에의한 콘택식각에 의한 필드산화막의 손실을 막기 위하여 콘택식각 정지막인 질화막(43)을 약 200∼300 Å 정도로 증착한다. 이때, 상기 질화막(43)은 후속의 LPD(liquid phase deposition)방법에서 사용되는 산성의 용액이 하지의 실리사이드막에 대한 공격(attack)을 방지하는 효과도 있다.
그다음, 도 3c에 도시된 바와같이, 회전도포방법을 이용하여 포토레지스트를 도포한후, 폴리게이트지역위에만 포토레지스트가 남도록 상기 도포된 포토레지스트를 노광 및 현상해서 포토레지스트패턴(45)을 형성한다.
이어서, 도 3d에 도시된 바와같이, 폴리게이트지역 이외의 단차가 낮은 지역 즉, 절연막을 선택적으로 형성하기 위하여 선택적 LPD(liquid phase deposition) 즉, 상온의 과포화된 하이드로플루오실리식 에시드(H2SiF6)에 보릭 에시드(H3 BO3)를 첨가한 수용액에 침적하여 실리콘산화막, 실리콘, 실리콘질화막에만 SiO2를 성장시키는 방법,을 이용하여 노출된 단차가 낮은 활성영역과 필드옥사이드지역에 선택적으로 절연막(SiO2)(47)을 폴리게이트 두께와 같은 정도인 2000∼2500Å 로 성장시킨다. 이때, 상기 포토레지스트패턴(45)가 남아 있는 즉, 폴리게이트지역위에서는 절연막(SiO2)이 성장하지 않는다.
따라서, 단차가 높은 폴리게이트 지역과 유사한 높이로 절연막(LPD 옥사이드)를 성장시키므로써 단차발생을 억제할 수 있다.
위에서 언급한 실리콘 다이 옥사이드의 선택적 LPD(liquid phase deposition)의 메카니즘에 대해 설명하면 다음과 같다.
H2SiF6 + 2H2O ↔ SiO2 + HF
따라서, 하이드로플루오실릭시스 에시드(hydrofluosilicic Acid)(H2SiF6)수용액에서 SiO2가 증착되고, SiO2를 식각하는 HF가 발생되는데 이 HF를 분해하기 위하여 보릭 에시드(boric acid) (H3BO3)를 20∼30% 정도 첨가하여 다음과 같은 반응에 의해 레지스트 선택비 및 증착속도를 높인다.
H3BO3 + 4HF ↔ BF4- + H3O + 2H2O
그다음, 도 3e에 도시된 바와같이, 바이어스된 O2 플라즈마를 이용하여 포토레지스트패턴(45)을 제거함과 동시에 바이어스 파워에 의한 스퍼터링 효과를 크게 하여 선택적으로 성장된 LPD 산화막(47)과 폴리게이트지역사이의 약간의 단차를 평면(faceting)을 유발하여 완화시킨다. 이때, 레지스트패턴의 제거조건으로는, 압력이 100∼200mT에서 진행하며, 소스파워가 1800∼2000 W, 바이어스 파워가 300∼500 W, 가스 플로우는 O2가 200∼300 sccm으로 진행한다.
이어서, 수분투과율을 방지하고, 모빌(mobile) 이온들의 게더링(gettering) 역할을 하는 BPSG(3000∼4000Å)(49)을 증착시킨다. 이때, 하지막의 단차가 거의 없음므로 열(thermal)에 의한 BPSG 플로우(flow) 공정이 필요없으므로 생략한다.
그다음, 상기 BPSG 박막(49)상에서 포토레지스트를 도포한후 콘택마스크 공정시 스컴(scum)이 발생될 우려가 많으므로 이를 방지하기 위하여 TEOS산화막(51)을 약 2000∼3000Å 두께로 증착한다.
이어서, 층간막(ILD : inter layer dielectric)의 완전한 평탄화를 위하여 상기 산화막(51)을 약 1000∼1500Å 정도를 CMP 방법을 이용하여 제거하므로써 평탄화시킨다.
상기와 같이 부분적인 CMP를 실시하므로써 층간막 두께의 균일도 개선, 비용절감 효과가 있으며, 기존의 CMP 공정에서 발생할 수 있는 디싱(dishing) 발생에 대한 우려가 적다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 층간막 평탄화방법 에 의하면, 선택적 LPD(liquid phase deposition) 방법을 이용하여 하부의 소자형성시 발생된 단차에 의하여 발생되는 반도체소자와 배선간의 절연층(LPD)의 단차를 최소화하고 평탄화하므로써 층간막 두께의 균일도 개선을 통하여 소자배선 신뢰성 및 포토마스크 및 콘택식각 공정을 용이하게 한다.
또한, BPSG 플로우 공정이 필요없으므로 열적부하(thermal budget)에 의한 소자특성 우려가 없다.
그리고, 부분적 CMP를 실시하므로써 층간막 두께의 균일도 개선, 비용 절감효과가 있으며, 기존의 CMP 공정에서 발생할 수 있는 디싱발생에 대한 우려가 적다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (9)

  1. 반도체기판상에 게이트를 포함하여 구성되는 반도체소자를 형성하는 단계;
    상기 반도체소자를 포함한 반도체기판상에 식각정지막을 형성하는 단계;
    상기 반도체소자의 게이트상면에 포토레지스트패턴을 형성하는 단계;
    상기 포토레지스트패턴을 제외한 식각정지막상에 산화막을 성장시키는 단계;
    상기 포토레지스트패턴을 제거한후 전체 구조의 상면에 제1층간절연막과 제2층간절연막을 형성하는 단계; 및
    상기 제2층간절연막을 평탄화시키는 단계;를 포함하여 구성되는 것을 특징으로하는 반도체소자의 층간막 평탄화방법.
  2. 제1항에 있어서, 상기 식각정지막과 접촉하는 반도체기판표면에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 층간막 평탄화방법.
  3. 제1항에 있어서, 상기 식각정지막으로는 질화막을 사용하되, 그 두께는 200∼300Å인 것을 특징으로하는 반도체소자의 층간막 평탄화방법.
  4. 제1항에 있어서, 상기 포토레지스트패턴은 회전도포방법을 이용하여 게이트위에만 나도록 마스크작업에 의해 형성하는 것을 특징으로하는 반도체소자의 층간 막 평탄화방법.
  5. 제1항에 있어서, 상기 산화막은 선택적 LPD(liquid phase deposition)에 의해 형성되되, 그 높이는 게이트 두께 정도가 되도록 하는 것을 특징으로하는 반도체소자의 층간막 평탄화방법.
  6. 제5항에 있어서, 상기 선택적 LPD 방법에 의해 산화막을 성장시키는 단계는, 상온의 과포화된 하이드로플루오실리식 에시드(H2SiF6)에 보릭 에시드(H3BO3)를 20∼30% 첨가한 수용액에 침적하여 산화막을 성장시키는 것을 특징으로하는 반도체소자의 층간막 평탄화방법.
  7. 제1항에 있어서, 상기 포토레지스트패턴을 제거하는 단계는, 산소(O2) 플라즈마를 이용하되, 압력은 100∼200mT에서 진행하며, 소오스파워는 1800∼2000 W, 바이어스 파워는 300∼500 W, O2 가스 플로우는 200∼300 sccm으로 진행하는 것을 특징으로하는 반도체소자의 층간막 평탄화방법.
  8. 제1항에 있어서, 상기 제1층간절연막으로는 BPSG를 이용하되, 그 두께는 3000∼4000Å 인 것을 특징으로하는 반도체소자의 층간막 평탄화방법.
  9. 제1항에 있어서, 상기 제2층간절연막으로는 TEOS산화막을 사용하되, 그 두께는 2000∼3000 Å로 하는 것을 특징으로하는 반도체소자의 층간막 평탄화방법.
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Citations (4)

* Cited by examiner, † Cited by third party
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US6162728A (en) * 1998-12-18 2000-12-19 Texas Instruments Incorporated Method to optimize copper chemical-mechanical polishing in a copper damascene interconnect process for integrated circuit applications
KR20010095280A (ko) * 2000-04-04 2001-11-03 미야즈 쥰이치로 패턴형성방법
KR20020017091A (ko) * 2000-08-28 2002-03-07 박종섭 커패시터의 전하저장전극 형성방법
KR20020066585A (ko) * 2001-02-12 2002-08-21 주식회사 하이닉스반도체 반도체 소자의 비트라인 콘택 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6162728A (en) * 1998-12-18 2000-12-19 Texas Instruments Incorporated Method to optimize copper chemical-mechanical polishing in a copper damascene interconnect process for integrated circuit applications
KR20010095280A (ko) * 2000-04-04 2001-11-03 미야즈 쥰이치로 패턴형성방법
KR20020017091A (ko) * 2000-08-28 2002-03-07 박종섭 커패시터의 전하저장전극 형성방법
KR20020066585A (ko) * 2001-02-12 2002-08-21 주식회사 하이닉스반도체 반도체 소자의 비트라인 콘택 형성방법

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