CN106298675A - 半导体元件及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体元件及其制造方法。该方法是于基底上形成彼此分隔的至少二个叠层结构与其上的至少二个硬掩模图案。于基底上形成图案化掩模层，图案化掩模层具有开口，所述开口裸露出硬掩模图案的部分顶面及叠层结构之间的部分基底。以图案化掩模层及硬掩模图案为掩模，移除所裸露出的部分基底，以形成沟道。以图案化掩模层及硬掩模图案为掩模，进行离子注入工艺，以于沟道周围的基底中形成掺杂区。

Description

半导体元件及其制造方法

技术领域

本发明是有关于一种集成电路及其制造方法，且特别是有关于一种半导体元件及其制造方法。

背景技术

存储器是一种用来储存信息或数据的半导体元件。在各种存储器产品中，非易失性存储器(non-volatile memory)允许多次的数据编程、读取以及擦除操作，且甚至在存储器的电源中断之后还能够保存储存于其中的数据。由于这些优点，非易失性存储器已成为个人计算机与电子设备中广泛使用的存储器。

在已知的非易失性存储器工艺中，于形成栅极结构之后，通常是以单一层图案化光刻胶层作为掩模来定义基底中栅极结构之间的源极线。然而，于上述定义源极线步骤(包括干式刻蚀工艺、离子注入工艺等等)中，栅极结构容易遭受刻蚀及离子撞击而被破坏，因此栅极结构的轮廓进而元件的可靠性都会劣化。

发明内容

有鉴于此，本发明提供一种半导体元件及其制造方法，其中半导体元件可形成为具有改良的电荷储存可靠性。

本发明的一实施例的半导体元件的制作方法，包括先于基底上形成彼此分隔的至少二个叠层结构与分别位于所述叠层结构上的至少二个硬掩模图案。然后，于所述基底上形成图案化掩模层，所述图案化掩模层具有开口，所述开口裸露出所述硬掩模图案的部分顶面及所述叠层结构之间的部分所述基底。之后，以所述图案化掩模层及所述硬掩模图案为掩模，移除所裸露出的部分所述基底，以形成沟道。而后，以所述图案化掩模层及所述硬掩模图案为掩模，进行离子注入工艺，以于所述沟道周围的基底中形成掺杂区。

依照本发明实施例所述的半导体元件的制作方法，所述离子注入工艺的离子注入方向与所述基底的法线的夹角为23度至27度。

依照本发明实施例所述的半导体元件的制作方法，所述硬掩模图案的材料例如是氧化硅、氮化硅、氮氧化硅或其组合，且所述图案化掩模层的材料例如是光刻胶材料。

依照本发明实施例所述的半导体元件的制作方法，所述于所述基底中形成所述沟道的方法例如是非等向性刻蚀法。

本发明提出一种半导体元件，包括基底、多个叠层结构及掺杂区。所述叠层结构位于所述基底上，相邻的所述叠层结构之间的所述基底中具有沟道，其中各叠层结构包括依序位于所述基底上的浮置栅极、栅间介电层及控制栅极。所述掺杂区位于所述沟道周围的所述基底中，其中所述控制栅极的第一部分与第二部分的体积比小于12％，其中所述第一部分的导电性低于所述第二部分的导电性，且所述第一部分相对于所述第二部分靠近所述沟道的顶角。

依照本发明实施例所述的半导体元件，其中所述第一部分包括非晶硅，所述第二部分包括多晶硅。

依照本发明实施例所述的半导体元件，其中所述浮置栅极的第三部分与第四部分的体积比小于8％，其中所述第三部分的导电性低于所述第四部分的导电性，且所述第三部分相对于所述第四部分靠近所述沟道的侧壁。

依照本发明实施例所述的半导体元件，其中所述第三部分包括非晶硅，所述第四部分包括多晶硅。

本发明提出一种半导体元件，包括基底、多个叠层结构及掺杂区。所述叠层结构位于所述基底上，相邻的所述叠层结构之间的所述基底中具有沟道，其中各叠层结构包括依序位于所述基底上的浮置栅极、栅间介电层及控制栅极。所述掺杂区位于所述沟道周围的所述基底中，其中所述控制栅极中多晶硅与非晶硅的交界面和所述控制栅极的底面所形成的锐角的角度介于82度至88度。

依照本发明实施例所述的半导体元件，其中所述浮置栅极中多晶硅与非晶硅的交界面和所述浮置栅极的底面所形成的锐角的角度介于84度至89度。

基于上述，本发明使用双层掩模(由图案化光刻胶层及硬掩模图案所构成)而非已知的单层光刻胶掩模作为刻蚀掩模，用以保护叠层结构，减少因刻蚀所造成的破坏。而且，藉由相同的双层掩模作为注入掩模，可以保护叠层结构的栅间介电层、控制栅极与浮置栅极，减少其因离子撞击所造成的伤害，也减少离子撞击后造成控制栅极及浮置栅极中的多晶硅转变为非晶硅的情形。因此，本发明的半导体元件可形成为具有改良的电荷储存的可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1E为依照本发明的实施例所绘示的半导体元件制作流程剖面图。

图2为图1E的叠层结构的局部放大图。

【符号说明】

100：基底

102：隧穿介电层

104、104a、104b、112、112a、112b：导体层

114：硬掩模层

114a、114b：硬掩模图案

120：介电材料层

120a、120b：层间介电层

122：图案化掩模层

124：掺杂区

126：开口

128：离子注入工艺

130：间隙壁

132：第一部分

134：第二部分

136：沟道

138、140：交界面

142：第三部分

144：第四部分

150a、150b：叠层结构

θ：夹角

α、β：角度

H：深度

W1、W2：宽度

具体实施方式

图1A至图1E为依照本发明的实施例所绘示的半导体元件制作流程剖面图。

首先，请参照图1A，提供基底100，基底100例如是半导体基底，例如是硅基底或是硅化锗基底。基底100上已形成有隧穿介电层102。隧穿介电层102的材料例如是氧化硅、氮氧化硅或介电常数高于4的介电材料。隧穿介电层102的形成方法包括进行化学气相沉积法、原位蒸汽生成法(ISSG)、低压自由基氧化法(LPRO)或炉管氧化法等来形成。隧穿介电层102的厚度例如是至

之后，在隧穿介电层102上形成多条导体层104。各导体层104例如是沿着第一方向延伸。导体层104的形成方法包括先于隧穿介电层102上形成导体材料层。导体材料层的材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，且其形成方法包括进行化学气相沉积法。导体材料层的厚度例如是至之后，再利用光刻与刻蚀工艺将导体材料层图案化。在一实施例中，形成导体层104的步骤实质上不会对隧穿介电层102进行刻蚀，如图1A所示，但本发明并不以此为限。在另一实施例中，形成导体层104的步骤也可以同时将隧穿介电层102图案化。

然后，于基底100上依序形成介电材料层120、导体材料层112及硬掩模层114，以覆盖隧穿介电层102及导体层104。在本实施例中，介电材料层120例如是由氧化层/氮化层/氧化层(Oxide/Nitride/Oxide，ONO)所构成的复合层，但本发明不限于此，此复合层可为三层或更多层。形成介电材料层120的方法包括进行化学气相沉积法或热氧化法等。介电材料层120的厚度例如是至导体材料层112的材料例如是掺杂多晶硅、非掺杂多晶硅或其组合。形成导体材料层112的方法包括进行化学气相沉积法。导体材料层112的厚度例如是至硬掩模层114的材料例如是氧化硅、氮化硅、氮氧化硅或其组合。在本实施例中，硬掩模层114为单一材料层，但本发明不限于此。在另一实施例中，硬掩模层114亦可为由不同材料所构成的复合层。形成硬掩模层114的方法包括进行化学气相沉积法。硬掩模层114的厚度例如是至

接着，请参照图1B，利用光刻与刻蚀工艺将硬掩模层114、导体材料层112、介电材料层120与导体层104图案化，以于基底100上形成至少二彼此分隔的叠层结构150a与分别位于其上的至少二硬掩模图案114a。各叠层结构150a由下往上包括导体层104a、层间介电层120a与导体层112a。硬掩模图案114a、导体层112a与层间介电层120a均沿着第二方向延伸。第二方向与第一方向不同，例如是彼此垂直。导体层104a形成为分开的岛状物，且多个岛状物位于一条导体层112a下方。在本实施例中，各导体层104a例如是作为浮置栅极，各层间介电层120a例如是作为栅间介电层，且各导体层112a例如是作为控制栅极。

然后，于基底100上形成图案化掩模层122。图案化掩模层122具有开口126，所述开口126裸露出叠层结构150a之间的部分隧穿介电层102。在本实施例中，开口126可更裸露出叠层结构150a上的硬掩模图案114a的部分顶面。形成图案化掩模层122的方法例如是在基底100上形成光刻胶层，然后再透过光刻工艺将光刻胶层图案化。在一实施例中，所述开口126所裸露的区域是用来定义源极线的预定区域，但本发明并不以此为限。在另一实施例中，所述开口126所裸露的区域亦可是用来定义埋入式导体线(例如埋入式字线)的预定区域。

之后，请参照图1C，以图案化掩模层122及硬掩模图案114a作为刻蚀掩模，进行刻蚀工艺，移除开口126所裸露出的部分隧穿介电层102及下方的部分基底100，以在基底100中形成沟道136。刻蚀工艺可以是非等向性刻蚀工艺，例如是等离子体刻蚀。上述等离子体刻蚀例如是使用CF₄作为反应气体的等离子体刻蚀或使用NF₃作为反应气体的等离子体刻蚀。在本实施例中，上述刻蚀工艺可同时移除部分的图案化掩模层122及部分硬掩模图案114a。

此外，在本实施例中，由于使用双层刻蚀掩模(由图案化掩模层122及硬掩模图案114a所构成)取代已知的单层图案化光刻胶层，因此在进行非等向性刻蚀工艺的过程中，上述双层刻蚀掩模可以保护叠层结构150a避免受到严重破坏。更具体地说，接近开口126的顶角的叠层结构150a遭受到的刻蚀破坏可以大幅减少。因此，在进行非等向性刻蚀工艺之后，叠层结构150a的侧壁仍具有接近垂直的轮廓。在一实施例中，叠层结构150a顶面的宽度W1与底面的宽度W2之间的差值小于0.03μm。

其后，请参照图1D，以图案化掩模层122及硬掩模图案114a作为注入掩模，进行离子注入工艺128，以于沟道136周围的基底100中形成掺杂区124。在本实施例中，在进行离子注入工艺128的过程中，位于沟道136两侧的叠层结构150a及硬掩模图案114a遭受些许离子撞击，使叠层结构150a及硬掩模图案114a分别转变为叠层结构150b及硬掩模图案114b，其中叠层结构150b的导体层104a、导体层112a及层间介电层120a经离子撞击后分别转变为导体层104b、导体层112b及层间介电层120b。离子注入工艺128的离子注入方向与基底100的法线的夹角θ例如为23度至27度。

值得一提的是，在本实施例中，为了降低因离子撞击而对叠层结构150a造成的伤害，沟道136形成为具有较浅的深度，因此仅需进行一次的离子注入工艺即可形成沟道136周围的掺杂区124，而无需进行已知的多次离子注入工艺。在一实施例中，掺杂区124的形成方法包括仅进行一次的离子注入工艺，再利用热扩散法，以将掺质扩散至沟道136周围。在本实施例中，沟道136的深度H例如是至

此外，在本实施例中，由于是以图案化掩模层122及硬掩模图案114a同时作为注入掩模，因此在进行离子注入工艺128的过程中，图案化掩模层122及硬掩模图案114a皆可以保护叠层结构150a，降低叠层结构150a因遭受离子撞击所造成的伤害。另外，各叠层结构150a中的导体层104a(作为浮置栅极)及导体层112a(作为控制栅极)中的多晶硅遭受离子撞击后会部分转变为非晶硅，因而降低电荷储存可靠性。由于经图1C的刻蚀工艺后的叠层结构150a仍具有接近垂直的侧壁，且此种垂直的侧壁轮廓有助于降低对叠层结构150a的离子撞击损害，因此可减少导体层104a及导体层112a的由多晶硅转变为非晶硅的转变量。

接着，请参照图1E，移除图案化掩模层122。移除图案化掩模层122的方法包括进行湿式剥除法、干式剥除法或其组合。之后，移除硬掩模图案114b。移除硬掩模图案114b的方法包括进行非等向性刻蚀法。然后，于叠层结构150b(或沟道136)的侧壁上分别形成间隙壁130。间隙壁130的材料例如是氧化硅、氮化硅、氮氧化硅或其组合。间隙壁130的形成方法包括先进行化学气相沉积工艺再进行非等向性刻蚀工艺。在形成间隙壁130的步骤之后，可再进行自行对准硅化工艺。至此，完成本发明的半导体元件的制作。

本发明的半导体元件可参照图1E说明如下。如图1E所示，本发明的半导体元件包括基底100、多个叠层结构150b、掺杂区124以及多个间隙壁130。叠层结构150b位于基底100上，相邻的叠层结构150b之间的基底100中具有沟道136，其中各叠层结构150b包括依序位于基底100上的导体层104b(作为浮置栅极)、层间介电层120b(作为栅间介电层)及导体层112b(作为控制栅极)。掺杂区124位于沟道136周围的基底100中。间隙壁130分别位于叠层结构150b的侧壁上。

在一实施例中，导体层112b(作为控制栅极)的第一部分132与第二部分134的体积的比例小于12％。第一部分132的导电性低于第二部分134的导电性，且第一部分132相对于第二部分134靠近沟道136的顶角与侧壁。第一部分132例如是非晶硅，第二部分134例如是多晶硅。导体层104b(作为浮置栅极)的第三部分142与第四部分144的体积的比例小于8％。第三部分142的导电性低于第四部分144的导电性，且第三部分142相对于第四部分144靠近沟道136的侧壁。第三部分142例如是非晶硅，第四部分144例如是多晶硅。

图2为图1E的叠层结构的局部放大图。如图2所示，在一实施例中，导体层112b(作为控制栅极)中多晶硅与非晶硅的交界面138和导体层112b的底面所形成的锐角的角度α介于82度至88度。此外，导体层104b(作为浮置栅极)中多晶硅与非晶硅的交界面140和导体层104b的底面所形成的锐角的角度β介于84度至89度。

综上所述，本发明中，在进行刻蚀工艺以定义沟道的过程中，通过双层掩模(由图案化光刻胶层及硬掩模图案所构成)作为刻蚀掩模，可以保护叠层结构，减少沟道两侧的叠层结构的侧壁受到刻蚀破坏，且避免叠层结构的侧壁变为倾斜轮廓的情形。而且，在进行离子注入工艺以定义沟道周围的掺杂区的过程中，相同的双层掩模可以保护叠层结构的栅间介电层、控制栅极与浮置栅极，降低栅间介电层、控制栅极与浮置栅极因遭受离子撞击所造成的伤害，也可减少离子撞击后造成控制栅极及浮置栅极中的多晶硅转变为非晶硅的转变量，进而提升电荷储存的可靠度。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体元件的制造方法，包括：

于基底上形成彼此分隔的至少二个叠层结构与分别位于所述叠层结构上的至少二个硬掩模图案；

于所述基底上形成图案化掩模层，所述图案化掩模层具有开口，所述开口裸露出所述硬掩模图案的部分顶面及所述叠层结构之间的部分所述基底；

以所述图案化掩模层及所述硬掩模图案为掩模，移除所裸露出的部分所述基底，以形成沟道；以及

以所述图案化掩模层及所述硬掩模图案为掩模，进行离子注入工艺，以于所述沟道周围的所述基底中形成掺杂区。

2.根据权利要求1所述的半导体元件的制造方法，其中所述离子注入工艺的离子注入方向与所述基底的法线的夹角为23度至27度。

3.根据权利要求1所述的半导体元件的制造方法，其中所述硬掩模图案的材料包括氧化硅、氮化硅、氮氧化硅或其组合，且所述图案化掩模层的材料包括光刻胶材料。

4.根据权利要求1所述的半导体元件的制造方法，其中于所述基底中形成所述沟道的方法包括进行非等向性刻蚀法。

5.一种半导体元件，包括：

基底；

多个叠层结构，位于所述基底上，相邻的所述叠层结构之间的所述基底中具有沟道，其中各叠层结构包括依序位于所述基底上的浮置栅极、栅间介电层及控制栅极；以及

掺杂区，位于所述沟道周围的所述基底中，其中所述控制栅极的第一部分与第二部分的体积比小于12％，其中所述第一部分的导电性低于所述第二部分的导电性，且所述第一部分相对于所述第二部分靠近所述沟道的顶角。

6.根据权利要求5所述的半导体元件，其中所述第一部分包括非晶硅，所述第二部分包括多晶硅。

7.根据权利要求5所述的半导体元件，其中所述浮置栅极的第三部分与第四部分的体积比小于8％，其中所述第三部分的导电性低于所述第四部分的导电性，且所述第三部分相对于所述第四部分靠近所述沟道的侧壁。

8.根据权利要求7所述的半导体元件，其中所述第三部分包括非晶硅，所述第四部分包括多晶硅。

9.一种半导体元件，包括：

基底；

多个叠层结构，位于所述基底上，相邻的所述叠层结构之间的所述基底中具有沟道，其中各叠层结构包括依序位于所述基底上的浮置栅极、栅间介电层及控制栅极；以及

掺杂区，位于所述沟道周围的所述基底中，其中所述控制栅极中多晶硅与非晶硅的交界面和所述控制栅极的底面所形成的锐角的角度介于82度至88度。

10.根据权利要求9所述的半导体元件，其中所述浮置栅极中多晶硅与非晶硅的交界面和所述浮置栅极的底面所形成的锐角的角度介于84度至89度。