KR100840504B1

KR100840504B1 - 반도체 소자의 제조 방법

Info

Publication number: KR100840504B1
Application number: KR1020060125440A
Authority: KR
Inventors: 곽성호
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-12-11
Filing date: 2006-12-11
Publication date: 2008-06-23
Also published as: KR20080053652A

Abstract

본 발명은 단차가 존재한 난살리사이드 영역에 살리사이드 콘택을 동시에 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

본 발명에 의한 반도체 제조 공정은, 단차가 존재하는 난살리사이드 영역의 양 지점에 콘택을 동시에 형성함에 있어서, 상기 반도체 기판 상부에 제1 산화막을 증착시키는 단계; 상기 제1 산화막의 상부에 제1 포토레지스트를 도포하는 단계; 상기 제1 포토레지스트의 상부에 제2 산화막을 증착시키는 단계; 상기 제 2산화막의 상부에 다시 제2 포토레지스트를 도포하는 단계; 상기 제2 포토 레지스트에 사진 현상 공정을 통하여 콘택이 형성될 부분을 노출시키는 단계; 상기 콘택이 형성될 부분이 노출된 반도체 기판을 전면 식각하여 상기 제2 포토레지스트, 제1 산화막과 상기 제1 포토레지스트를 식각하는 단계; 상기 제1 산화막을 식각하는 단계; 상기 제1 산화막이 제거된 부분에 Co, Ti를 증착시킨후 어닐링을 통하여 살리사이드를 형성하는 단계를 포함한다.

난살리사이드, 단차, 패턴결함, 살리사이드, 포커스

Description

반도체 소자의 제조 방법{Semiconductor device manufacturing method}

도 1a 내지 도 1e는 종래의 난살리사이드 영역에 살리사이드 컨택홀을 만드는 과정을 도시한 도면,

도 2a 내지 도 2i는 본 발명에 의한 난살리사이드 영역에 살리사이드 컨택홀을 만드는 과정을 도시한 도면이다.

*도면의 주요 부호에 대한 설명

100 : 반도체 기판 101 : 게이트 산화막

102 : 폴리실리콘 103 : 제1산화막

104 : 제1포토레지스트 105 : 제2산화막

106 : 제2포토레지스트

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는 단차가 존재한 난살리사이드 영역에 살리사이드 콘택을 동시에 형성할 수 있는 반도체 소자 의 제조 방법에 관한 것이다.

일반적으로 반도체 소자의 고집적화로 인해 설계룰이 미세화됨에 따라 트랜지스터 게이트 전극(gate electrode)의 폭과 컨택(contact)의 크기가 축소되므로 이에 따른 게이트 저항 및 컨택 저항의 증가를 극복하기 위하여 살리사이드(salicide) 공정이 개발되었다.

살리사이드 공정이란 'self aligned silicide'의 약자로서 MOS 트랜지스터 형성시 게이트 전극, 소오스/드레인 및 LDD 스페이서(spacer)를 형성 후, 상기 트렌지스터 소자의 소오스/드레인 영역과 게이트 배선의 저항을 낮추기 위하여 8족의 금속(Ni, Co, Pt, 등) 또는 Ti를 증착한 후 어닐링(annealing) 공정을 진행하여 실리콘과 상기 금속 물질과 반응시키고 반응을 진행하지 않은 금속, 즉 소오스/드레인 및 게이트 상부를 제외한 영역의 금속 물질을 습식 식각 등으로 제거하는 일련의 공정을 말한다.

반도체 기판상에 구현되는 게이트, 소오스, 드레인 등은 낮은 저항이 요구므로 살리사이드(salicide) 영역에 구현하고, 저항과 같은 소자는 높은 면저항이 필요하므로 난살리사이드(nonsalicide) 영역에 구현하게 된다.

도 1a 내지 도 1e는 종래의 난살리사이드 영역에 살리사이드 컨택홀을 만드 는 과정을 도시한 것이다. 먼저 반도체 기판상에 게이트 산화막(101)과 폴리실리콘(102)을 차례로 증착시킨 후, 사진 식각 공정을 통하여 웰저항이 형성될 엑티브 영역(A)과 폴리실리콘 저항이 형성될 폴리실리콘 영역(B)을 형성하여 도 1a와 같은 형상이 되도록 한다.

즉, 반도체 기판(100)위에 게이트 산화막(101)을 형성한 후, 그 위에 다시 폴리실리콘(102)을 증착시킨다. 다음으로 사진 식각 공정을 통하여 엑티브 영역(A)의 게이트 산화막(101)과 폴리실리콘(102)를 제거하여서 도 1a와 같은 형상이 되게 한다.

다음으로 산화막(103)을 증착시켜서 도 1b와 같은 형상을 만든 후, 콘택을 형성하기 위하여 사진 식각 공정을 거치게 된다. 즉, 상기 산화막의 상부에 포토레지스트(104)를 도포하여 도 1c와 같은 형상을 만든다. 그 후 상기 포토레지스트(104)위에 마스크 패턴을 전사시킨후 현상과정을 거치면서 도 1d와 같이 패터닝한다.

이 후 산화막의 식각과 살리사이드 공정을 거쳐서 도 1e와 같이 난살리사이드 영역내에 살리사이드 콘택(107)을 형성하게 된다.

그러나 도 1b에서 보는 바와 같이 반도체 기판의 게이트 산화막과 폴리실리 콘이 증착된 폴리실리콘 영역(B)과 웰저항이 형성될 엑티브 영역(A)은 게이트 산화막(101)과 폴리실리콘(102)의 두께만큼의 단차가 발생하게 된다.

이러한 엑티브 영역(A)과 폴리실리콘 영역(B)사이에 단차로 인하여 엑티브 영역(A)의 포토레지스트에 포커스(focus)를 맞추면 폴리실리콘 영역에서 패턴 결함이 생겨나게 되고, 반대로 폴리실리콘 영역(B)에의 포토레지스트에 포커스를 맞추면 엑티브 영역에서의 패턴의 결함이 생겨나는 문제가 있었다.

본 발명은 상기된 문제점을 해결하기 위하여 안출된 것으로서, 난살리사이드 영역에서의 살리사이드 콘택 형성시 반도체 기판에 단차가 존재할 때, 패터닝시의 포커스 불일치로 인한 패턴의 결함을 해결하기 위한 반도체 소자 제조 방법을 제공함에 그 목적이 있다.

본 발명에 의한 반도체 제조 공정은, 단차가 존재하는 난살리사이드 영역의 양 지점에 콘택을 동시에 형성함에 있어서, 상기 반도체 기판 상부에 제1 산화막을 증착시키는 단계; 상기 제1 산화막의 상부에 제1 포토레지스트를 도포하는 단계; 상기 제1 포토레지스트의 상부에 제2 산화막을 증착시키는 단계; 상기 제 2산화막의 상부에 다시 제2 포토레지스트를 도포하는 단계; 상기 제2 포토 레지스트에 사 진 현상 공정을 통하여 콘택이 형성될 부분을 노출시키는 단계; 상기 콘택이 형성될 부분이 노출된 반도체 기판을 전면 식각하여 상기 제2 포토레지스트, 제1 산화막과 상기 제1 포토레지스트를 식각하는 단계; 상기 제1 산화막을 식각하는 단계; 상기 제1 산화막이 제거된 부분에 Co, Ti를 증착시킨후 어닐링을 통하여 살리사이드를 형성하는 단계를 포함한다.

본 발명의 다른 바람직한 특징에 의하면, 상기 제2포토레지스트, 제1산화막과 제1포토레지스트의 식각은 하나의 챔버에서 2단계로 실시되는데, 27MHz RF 파워 380~420W, 2MHz RF 파워 380~420W, 압력 140~160mT의 조건하에서 1단계에서는 공정가스가 Ar 180~220sccm, CF₄ 45~55sccm, CHF₃ 9-11sccm, O₂ 8~10sccm이고, 2단계에서는 Ar 180~220sccm, CF₄ 9~11sccm, O₂ 8~10sccm을 사용한다.

본 발명의 다른 바람직한 특징에 의하면, 제2산화막은 스퍼터 방식으로 증착된다.

이하 예시도면에 의거하여 본 발명의 일실시예에 대한 구성 및 작용을 상세히 설명한다. 다만, 아래의 실시예는 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 충분히 이해할 수 있도록 제공되는 것이지, 본 발명의 범위가 다음에 기술되는 실시예에 의해 한정되는 것은 아니다.

도 2a 내지 도 2f는 본 발명에 의한 난살리사이드 영역에서의 살리사이드 콘택 형성방법을 도시한 것이다. 도 2a 내지 도 2c는 종래의 방법을 설명한 도 1a 내지 도 1c와 동일하므로 별도의 설명은 생략한다. 즉, 사진 식각 공정을 통하여 웰저항이 형성될 엑티브 영역(A)과 폴리실리콘 저항이 형성될 폴리실리콘 영역(B)을 형성하여 단차가 존재하게 한다(도 2a). 상기 엑티브 영역(A)과 상기 폴리실리콘 영역(B)의 상부에 제1 산화막(103)을 증착시키며(도 2b), 상기 제1 산화막(103)의 상부에 제1 포토레지스트(104)를 도포한다.(도 2c)

다음으로 상기 제1 포토레지스트(104)의 상부에 제2 산화막(105)을 증착시키는데, 포토레지스트(104)위에 막질을 형성하기 위해서는 스퍼터(sputter) 방식으로 진행하는 것이 바람직하다. 상기 제 2산화막(105)의 상부에 다시 제2 포토레지스트(106)를 도포하여서 도 2d와 같은 형상이 되도록 한다.

다음으로 상기 제2 포토레지스트(106)에 사진 현상 공정을 통하여 콘택이 형성될 부분을 노출시킨다. 이 과정에서 제2산화막 또는 질화막(105)위의 제2포토레지스트(106)의 두께가 엑티브 영역(A)과 폴리실리콘 영역(B)에서의 두께와 동일하므로, 포커스가 일치하게 되어서 포커스의 불일치로 인한 패턴의 결함을 방지할 수 있다. 이 과정을 거치면서 제2포토레지스트(106)에서 콘택이 형성될 부분이 노출되어서 도 2e와 같은 형상이 된다.

다음으로 상기 콘택이 형성될 부분이 노출된 반도체 기판을 전면 식각하여서 제2포토레지스트(106), 제2산화막(105)과 제1 포토레지스트(104)를 식각해서 도 2g와 같은 형상이 되도록한다. 식각은 하나의 챔버에서 2단계로 실시되는데, 먼저 제2산화막(105)을 주로 식각하기 위해서 27MHz RF 파워 380~420W, 2MHz RF 파워 380~420W, 압력 140~160mT의 조건하에서 1단계에서는 공정가스가 Ar 180~220sccm, CF₄ 45~55sccm, CHF₃ 9-11sccm, O₂ 8~10sccm이고, 2단계에서는 Ar 180~220sccm, CF₄ 9~11sccm, O₂ 8~10sccm을 사용하여 식각한다. 이러한 범위를 벗어나면 식각이 일어나지 않거나 식각이 정지될 수 있기 때문입니다. 도 2f와 도 2g는 상기 과정을 도시한 것이다.

다음으로 제1산화막(103)을 식각하는데, 산화막의 식각은 습식식각을 이용하거나 상기된 건식식각을 이용하여 할 수 있다. 이러한 과정을 거치면 도 2h와 같은 형상이 된다.

다음으로 상기 제1 산화막(103)이 제거된 부분에 살리사이드 공정을 거친다. 살리사이드 공정은 Ti 200 또는 TiN 200을 증착시킨후, 어닐링을 실시한다. 어닐링은 반응로에 N2 공급하에 484℃에서 60초간 RTA(Rapid Thermal Anneal)를 실시한 후, 습식세정(wet cleaning)한 후, 다시 818℃에서 30초간 RTA를 실시한다. 결국 도 2i와 같은 형상이 만들어진다.

본 발명으로 인하여 반도체 기판의 단차로 인한 살리사이드 패턴 결함을 방지할 수 있다.

Claims

단차가 존재하는 난살리사이드 영역의 양 지점에 콘택을 동시에 형성함에 있어서, 반도체 기판 상부에 제1 산화막을 증착시키는 단계; 상기 제1 산화막의 상부에 제1 포토레지스트를 도포하는 단계; 상기 제1 포토레지스트의 상부에 제2 산화막을 증착시키는 단계; 상기 제 2산화막의 상부에 다시 제2 포토레지스트를 도포하는 단계; 상기 제2 포토 레지스트에 사진 현상 공정을 통하여 콘택이 형성될 부분을 노출시키는 단계; 상기 콘택이 형성될 부분이 노출된 반도체 기판을 전면 식각하여 상기 제2 포토레지스트, 제1 산화막과 상기 제1 포토레지스트를 식각하는 단계; 상기 제1 산화막을 식각하는 단계; 상기 제1 산화막이 제거된 부분에 Co, Ti를 증착시킨후 어닐링을 통하여 살리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
제1항에 있어서, 상기 제2포토레지스트, 제1산화막과 제1포토레지스트의 식각은 하나의 챔버에서 2단계로 실시되는데, 27MHz RF 파워 380~420W, 2MHz RF 파워 380~420W, 압력 140~160mT의 조건하에서 1단계에서는 공정가스가 Ar 180~220sccm, CF₄ 45~55sccm, CHF₃ 9-11sccm, O₂ 8~10sccm이고, 2단계에서는 Ar 180~220sccm, CF₄ 9~11sccm, O₂ 8~10sccm을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
제1항에 있어서, 제2산화막은 스퍼터 방식으로 증착되는 것을 특징으로 하는 반도체 소자 제조 방법.