KR20030001144A - 실리사이드 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 실리사이드 형성 방법에 관한 것이다. 본 발명은 PVD-배리어막 증착 후 RTP를 실시하지 않고 PVD 및 CVD 배리어막을 먼저 증착한 후 RTP를 실시함으로써, PVD-배리어막을 통한 불순물 침투를 방지하며, 실리콘 내의 도펀트를 활성화시킴으로써 콘택 저항을 감소시킬 수 있는 실리사이드 형성 방법을 제공하는데 그 목적이 있다. 또한, 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, PVD-배리어막 증착 또는 RTP 공정을 생략 가능 하도록 함으로써, 공정을 단순화할 수 있는 실리사이드 형성 방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은, 기판 상의 층간절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 제1단계; 상기 콘택홀을 포함한 결과물 표면을 따라 금속막을 형성하는 제2단계; 상기 금속막 상에 물리기상 증착법에 의한 제1배리어막과 화학기상 증착법에 의한 제2배리어막을 차례로 형성하는 제3단계; 및 열처리 공정을 통해 상기 금속막과 상기 노출된 기판의 반응에 의한 실리사이드를 형성하는 제4단계를 포함하여 이루어지는 실리사이드 형성 방법을 제공한다.

Description

실리사이드 형성 방법{A forming method of silicide}
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 금속 실리사이드 형성 방법에 관한 것으로, 더욱 상세하게는 배리어막 형성 후 금속 실리사이드를 형성함으로써, 콘택 저항을 감소시킬 수 있는 금속 실리사이드 형성 방법에 관한 것이다.
반도체 소자에서 실리콘 기판과 금속배선이 연결되는 콘택 부분에는 콘택 저항을 낮추기 위해 일반적으로 TiSi2와 같은 실리사이드를 형성하게 한다.
도 1a 내지 도 1d는 금속 실리사이드 형성 공정을 도시한 단면도이다.
먼저 도 1a에 도시된 바와 같이, 소스/드레인 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(1) 상에 층간절연막(2)을 형성한 다음, 층간절연막(2)을 선택적으로 식각하여 금속배선 등을 위한 콘택홀(3)을 형성한다. 이어서, 결과물 표면을 따라 일정 두께의 금속막(4)을 형성하는 바, 금속막(4)은 실리사이드를 형성할 금속 예컨대, Co 또는 Ti 등을 이용한다.
다음으로 도 1b에 도시된 바와 같이, 금속막(4) 상에 배리어막(5)을 형성한다. 배리어막(5)은 후속 열공정에 따른 금속막(4)의 어택(Attack)을 방지하기 위한 것으로서, 보통 물리기상 증착법(Physical Vapor deposition; 이하 PVD라 함)에 의한 TiN 등을 이용하며, 금속막(4) 증착 후, 대기에 노출시키지 않고 인-시튜(In-situ)로 진행한다.
다음으로 도 1c에 도시된 바와 같이, 금속막(4)과 기판(1) 내의 실리콘과의 반응을 통해 콘택홀(3) 하부에 실리사이드(6)을 형성하는 바, 실리사이드(6)는 TiSi2 또는 CoSi2 등을 이용하며, 이는 700℃ 이상의 고온 열처리를 통해 이루어진다.
여기서, 열처리는 통상 급속열처리(Rapid Thermal Process; 이하 RTP라 함)를 이루어진다.
다음으로 도 1d에 도시된 바와 같이, 배리어막(5) 상에 화학기상 증착법(Chemical Vapor Deposition; 이하 CVD라 함)을 이용하여 TiN 등의 배리어막(7)을 형성하는 바, RTP 공정을 통해 금속막(4)과 실리콘이 반응하여 실리사이드(6)가 형성될 때 급격한 부피 수축이 일어나게 되는데, 이러한 부피 수축은 배리어막(5)에 결함을 유도하게 되므로 단차피복성(Step coverage)이 우수한 CVD에 의한 배리어막(7)을 형성하며, 이는 550℃ ∼ 750℃의 고온에서 TiCl4와 NH3의 반응을 통해 이루어진다.
한편, 전술한 종래기술에 따른 실리사이드 형성 방법은 다음과 같은 문제점을 유발한다.
첫째로, 금속막 및 PVD-배리어막을 증착한 후, 실리사이드를 형성하기 위해 RTP 공정을 수행하게 되면, 금속막과 실리콘이 반응하여 실리사이드가 형성되면서 금격한 부피 수축이 수반된다. 예컨대, TiSi2의 경우 약 500℃ 이상의 온도에서 열처리하여 C49 상이 형성될 때는 약 77.7%, 약 750℃ 이상의 온도에서 열처리하여 C54 상이 형성될 때는 약 73%의 부피 수축이 수반된다고 알려져 있다.
즉, 실리사이드를 형성하기 위한 RTP 공정시 약 70% 이상의 부피 수축이 일어나게 된다. 이로 인해 배리어막에 유발된 강한 스트레스에 의해 배리어막에 결정 결함이 발생하게 되며, 이러한 결정 결함은 배리어 특성을 약화시킴으로 CVD-배리어막을 증착하여야 하는 바, RTP 공정 후 대기에 노출되는 것이 불가피함으로 결함이 생긴 PVD-배리어막을 통해 대기 중의 산소 등의 불순물 침투가 용이해진다. 따라서, 이러한 불순물 침투에 의해 콘택 저항이 증가하게 된다.
두번째로, RTP 공정 후 CVD-배리어막 증착 공정을 진행하게 되면 실리콘의 도핑 영역에 활성화(Activation)되어 있던 도펀트(Dopant)들의 비활성화(De-activation)가 일어나 콘택 저항을 증가시키는 요인이 된다. 일반적으로 P+ 도핑 영역의 붕소(Boron; B)는 고온에서 RTP 공정을 진행할 수록 활성화율은 높지만, 저온 특히, CVD TiN 증착 온도에 속하는 400℃ ∼ 700℃ 근처에서 비활성화율이 높다. 따라서, 700℃ 이상의 RTP 후에 활성화되어 있던 붕소 도펀트들이 CVD-배리어막 증착시 비활성화되어 콘택 저항이 증가하게 된다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, PVD-배리어막 증착 후 RTP를 실시하지 않고 PVD 및 CVD 배리어막을 증착한 후, RTP를 실시함으로써, PVD-배리어막을 통한 불순물 침투를 방지하며, 실리콘 내의 도펀트를 활성화시킴으로써 콘택 저항을 감소시킬 수 있는 실리사이드 형성 방법을 제공하는데 그 목적이 있다.
또한, 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, PVD-배리어막 증착 또는 RTP 공정을 생략 가능 하도록 함으로써, 공정을 단순화할 수 있는 실리사이드 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 실리사이드 형성 공정을 도시한 단면도,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 실리사이드 형성 공정을 고시한 단면도,
도 3a은 도 3d 본 발명의 다른 실시예에 따른 실리사이드 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판
22 : 층간 절연막
23 : 콘택홀
24 : 금속막
25 : 제1배리어막
26 : 실리사이드
27 : 제2배리어막
상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상의 층간절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 제1단계; 상기 콘택홀을 포함한 결과물 표면을 따라 금속막을 형성하는 제2단계; 상기 금속막 상에 물리기상 증착법에 의한 제1배리어막과 화학기상 증착법에 의한 제2배리어막을 차례로 형성하는 제3단계; 및 열처리 공정을 통해 상기 금속막과 상기 노출된 기판의 반응에 의한 실리사이드를 형성하는 제4단계를 포함하여 이루어지는 실리사이드 형성 방법을 제공한다.
또한 본 발명은, 기판 상의 층간절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 제1단계; 상기 콘택홀을 포함한 결과물 표면을 따라 금속막을 형성하는 제2단계; 상기 금속막 표면을 질화처리 하는 제3단계; 상기 질화처리된 금속막 상에 화학기상 증착법에 의한 배리어막을 형성하는 제4단계; 및 열처리 공정을 통해 상기 금속막과 상기 노출된 기판의 반응에 의한 실리사이드를 형성하는 제5단계를 포함하여 이루어지는 실리사이드 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 실리사이드 형성 공정을 도시한 단면도이다.
먼저 도 2a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(21) 상에 층간절연막(22)을 형성한 다음, 층간절연막(22)을 선택적으로 식각하여 금속배선 등을 위한 콘택홀(23)을 형성한 후, 결과물 표면을 따라 일정 두께의 금속막(24)을 형성하는 바, 금속막(24)은 실리사이드를 형성할 금속 예컨대, Co 또는 Ti 등을 이용한다.
다음으로 도 2b에 도시된 바와 같이, 금속막(24) 상에 배리어막(25)을 형성한다. 배리어막(25)은 후속 열공정에 따른 금속막(24)의 어택을 방지하기 위한 것으로서, PVD에 의한 TiN 등을 이용하며, 금속막(24) 증착 후, 대기에 노출시키지 않고 인-시튜(In-situ)로 진행한다.
다음으로 도 2c에 도시된 바와 같이, 배리어막(25) 상에 CVD에 의한 배리어막(27)을 형성하는 바, 이때, 400℃ 내지 750℃의 온도 범위에서 증착하여 기판(21) 내의 실리콘과 금속막(24)의 반응을 통해 콘택홀(23) 하부에 실리사이드(26)가 형성된다. 따라서, 경우에 따라서는 후속 열처리 공정을 생략할 수도 있다.
구체적으로 살펴보면, CVD 증착 챔버에 기판(21)을 장입하고 기판(21) 전면에 CVD-TiN 증착 공정을 수행하는 바, 기판이 챔버에 장입된 후, 기판 온도 안정화 및 챔버 압력 안정화 및 기체 유량 안정화를 위해, 소스 가스인 TiCl4가스가 유입되어 증착 공정이 시작되기 전까지 10초 내지 30초간의 시간이 필요하므로 이 시간 동안 기판(21) 내의 실리콘과 금속막(24)의 반응을 통해 콘택홀(23) 하부에 실리사이드(26)가 형성된다.
예컨대, Ti의 경우 CVD-TiN 증착 온도 범위에서는 안정상인 C54 상의 TiSi2가 아니라 준안정 상태(Meta-stable)인 C49 상의 TiSi2가 형성되지만, 이 때 실리사이드 형성에 따른 부피 축소가 일어나게 되므로 CVD-TiN 증착 후 RTP 공정시 추가적인 부피 축소로 인한 배리어막(25)의 결함은 발생하지 않는다.
또한, CVD 챔버 내에 기판(21)을 장입한 후 TiCl4 기체를 플로우시키기 전까지 지속적인 N2 또는 NH3 가스를 플로우시키면 실리사이드(26) 형성에 따른 부피 축소로 인한 배리어막(25)의 결함을 N이 채워주는 스터핑(Stuffing) 효과가 일어나 배리어 특성 열화를 방지할 수 있으며, 증착하는 CVD-TiN은 단차피복성이 매우 우수하므로 배리어막(25)에 생성된 미세한 결함을 충분히 커버할 수 있다.
다음으로 도 2d에 도시된 바와 같이, 700℃ ∼ 1300℃의 온도에서 RTP 등의 열처리 공정을 수행하여 콘택 하부의 실리사이드(26)를 안정 상으로 만들어 줌과 동시에 기판(21)의 도펀트들을 충분히 활성화시킴으로써 우수한 콘택 저항을 얻을 수 있게 되며, RTP 공정시 N2또는 NH3분위기에서 진행함으로써 CVD-TiN 입계를 N으로 스터핑하는 것이 가능하므로 CVD-TiN의 배리어 특성도 향상된다.
한편, 이러한 N 스터핑에 의한 배리어 특성 향상은 RTP 공정 후 CVD-TiN을 증착하는 종래의 기술에서는 구현하는 것이 거의 불가능하며, 종래와는 달리 RTP 공정을 수행하지 않아도 CVD-TiN 증착시 실리사이드(26)가 형성되므로, 공정 단순화를 위해 RTP 공정을 생략하는 것도 가능하다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 실리사이드 형성 공정을 도시한 단면도이다.
먼저 도 3a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(31) 상에 층간절연막(32)을 형성한 다음, 층간절연막(32)을 선택적으로 식각하여 금속배선 등을 위한 콘택홀(33)을 형성한다. 이어서, 결과물 표면을 따라 일정 두께의 금속막(34)을 형성하는 바, 금속막(34)은 실리사이드를 형성할 금속 예컨대, Co 또는 Ti 등을 이용한다.
다음으로 도 3b에 도시된 바와 같이, 금속막(34) 상에 질화처리를 통하여 금속 질화막(25)을 형성한 후, 다음으로 도 3c에 도시된 바와 같이, 금속 질화막(35) 상에 CVD에 의한 배리어막(37)을 형성하는 바, 이는 CVD 챔버 내에서 동시에 이루어진다.
이때, 400℃ 내지 750℃의 온도에 의해 기판(31) 내의 실리콘과 금속막(34)의 반응을 통해 콘택홀(33) 하부에 실리사이드(36)가 형성된다. 따라서, 경우에 따라서는 후속 열처리 공정을 생략할 수도 있다.
구체적으로 살펴보면, CVD 증착 챔버 내에 기판(31)을 장입한 후 TiCl4기체를 플로우시키기 전까지 지속적인 N2또는 NH3가스를 플로우시키면 금속막(34) 상에 금속 질화막(35)이 형성되며, 이러한 금속 질화막에 의해 배리어 특성 향상이 증가되므로 PVD-TiN 증착을 생략할 수 있다.
한편, 기판(31) 전면에 CVD-TiN 증착 공정을 수행하는 바, 기판이 챔버에 장입된 후, 기판 온도 안정화 및 챔버 압력 안정화 및 기체 유량 안정화를 위해, 소스 가스인 TiCl4가스가 유입되어 증착 공정이 시작되기 전까지 10초 내지 30초간의 시간이 필요하므로 이 시간 동안 기판(31) 내의 실리콘과 금속막(34)의 반응을 통해 콘택홀(33) 하부에 실리사이드(36)가 형성된다.
예컨대, Ti의 경우 CVD-TiN 증착 온도 범위에서는 안정상인 C54 상의 TiSi2가 아니라 준안정 상태(Meta-stable)인 C49 상의 TiSi2가 형성되지만, 이 때 실리사이드 형성에 따른 부피 축소가 일어나게 되므로 CVD-TiN 증착 후 RTP 공정시 추가적인 부피 축소로 인한 결함은 발생하지 않는다.
다음으로 도 3d에 도시된 바와 같이, 700℃ ∼ 1300℃의 온도에서 RTP 등의 열처리 공정을 수행하여 콘택 하부의 실리사이드(36)를 안정 상으로 만들어 줌과 동시에 기판(31)의 도펀트들을 충분히 활성화시킴으로써 우수한 콘택 저항을 얻을 수 있게 되며, RTP 공정시 N2또는 NH3분위기에서 진행함으로써 CVD-TiN 입계를 N으로 스터핑하는 것이 가능하므로 CVD-TiN의 배리어 특성도 향상된다.
한편, 이러한 N 스터핑에 의한 배리어 특성 향상은 RTP 공정 후 CVD-TiN을 증착하는 종래의 기술에서는 구현하는 것이 거의 불가능하며, 종래와는 달리 PVD-TiN 공정과 RTP 공정을 수행하지 않아도 CVD-TiN 증착시 실리사이드(36)가 형성되므로, 공정 단순화를 위해 RTP 공정을 생략하는 것도 가능하다.
상기한 바와 같이 이루어지는 본 발명은, CVD 챔버 내에서 콘택 전면에 금속 실리사이드를 형성시킨 후 인-시튜로 CVD-TiN을 증착하게 됨으로, 실리사이드 반응에 의한 급격한 부피 축소로 인해 결함이 생긴 PVD-TiN이 바로 대기에 노출될 염려가 없으므로 산소 등의 불순물이 콘택으로 침투하는 것을 최대한 방지할 수 있으며, RTP 공정 전에 CVD 챔버 내에서 약 550℃ ∼ 700℃ 범위의 온도에서 일차적으로 실리사이드를 형성함으로, 종래와 같이 급격한 실리사이드 형성에 따른 실리사이드 응집 현상을 방지할 수 있다.
또한, CVD 챔버 내에 기판을 장입 후 TiCl4가스를 플로우시키기 전에 N2 또는 NH3분위기에서 10초 내지 30초 동안 유지됨으로써 N 스터핑에 따른 배리어막의 배리어 특성을 향상시킬 수 있으며, CVD-TiN 증착 후 고온 RTP 공정을 수행하게 되므로 기판의 활성화된 도펀트 농도를 더 높게 유지할 수 있으며, 금속 질화막 형성에 따라 PVD-TiN 공정을 생략할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, RTP 공정 전에 CVD-TiN 공정을 실시함으로써, 콘택 저항을 감소시켜 소자의 특성을 향상시킬 수 있는 효과를 기대할 수 있다.
또한, 질화처리에 따라 배리어 특성을 향상시켜 PVD-TiN 공정을 생략할 수 있게 하며, CVD 공정 시 실리사이드를 동시에 형성할 수 있어 RTP 공정 또한 생략할 수 있도록 하여 공정 단순화에 따른 원가절감의 탁월한 효과를 기대할 수 있다.

Claims (10)

  1. 반도체 소자 제조 방법에 있어서,
    기판 상의 층간절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 제1단계;
    상기 콘택홀을 포함한 결과물 표면을 따라 금속막을 형성하는 제2단계;
    상기 금속막 상에 물리기상 증착법에 의한 제1배리어막과 화학기상 증착법에 의한 제2배리어막을 차례로 형성하는 제3단계; 및
    열처리 공정을 통해 상기 금속막과 상기 노출된 기판의 반응에 의한 실리사이드를 형성하는 제4단계
    를 포함하여 이루어지는 실리사이드 형성 방법.
  2. 반도체 소자 제조 방법에 있어서,
    기판 상의 층간절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 제1단계;
    상기 콘택홀을 포함한 결과물 표면을 따라 금속막을 형성하는 제2단계;
    상기 금속막 표면을 질화처리 하는 제3단계;
    상기 질화처리된 금속막 상에 화학기상 증착법에 의한 배리어막을 형성하는 제4단계; 및
    열처리 공정을 통해 상기 금속막과 상기 노출된 기판의 반응에 의한 실리사이드를 형성하는 제5단계
    를 포함하여 이루어지는 실리사이드 형성 방법.
  3. 제 2 항에 있어서,
    상기 질화처리는, N2또는 NH3가스를 10초 내지 30초간 플로우시키는 것을 특징으로 하는 실리사이드 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 화학기상 증착법에 의한 배리어막의 형성은, 400℃ 내지 750℃의 온도 하에서 이루어지는 것을 특징으로 하는 실리사이드 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 열처리 공정은, N2또는 NH3의 분위기 및 700℃ 내지 1300℃의 온도 하에서 이루어지는 급속열처리인 것을 특징으로 하는 실리사이드 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 금속막은, Ti 또는 Co 중 어느 하나인 것을 특징으로 하는 실리사이드 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 배리어막은, TiN인 것을 특징으로 하는 실리사이드 형성 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제4단계의 열처리를 생략함을 특징으로 하는 실리사이드 형성 방법.
  9. 제 1 항에 있어서,
    상기 제3단계의 화학기상 증착법에 의한 제2배리어막 형성 전에 N2또는 NH3가스를 10초 내지 30초간 플로우시키는 제5단계를 더 포함하는 것을 특징으로 하는 실리사이드 형성 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제1단게의 콘택홀 형성 후, 상기 노출된 기판 내부에 불순물을 도핑하는 제6단계; 및
    700℃ 내지 1300℃의 온도 하에서 열처리하는 제7단계를 더 포함하는 것을 특징으로 하는 실리사이드 형성 방법.
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* Cited by examiner, † Cited by third party
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