JP2010021240A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】チャネル領域に対し応力歪みを与えるトランジスタを形成する際に、他の導電型領域で生じるカバー膜のエッチング量を低減することが可能な半導体装置の製造方法を得ることを目的とする。
【解決手段】本発明における半導体装置の製造方法は、はじめに、上面上にゲート絶縁膜2、ゲート電極3およびサイドウォール5が形成された半導体基板1を準備する。次に、半導体基板1上にカバー膜7を形成し、第1導電型のトランジスタ形成領域のカバー膜7上にフォトレジスト膜8を形成する。次に、第2導電型のトランジスタ形成領域のカバー膜7をエッチング除去し、さらに同じエッチング装置で第2導電型のトランジスタ形成領域に第1の溝10を形成する。次に、フォトレジスト膜8を除去し、等方性エッチングを行い第2の溝11を形成する。最後に、第2の溝11に半導体基板1と格子定数の異なる半導体材料を埋め込み、ソース・ドレイン領域6を形成する。
【選択図】図6
【解決手段】本発明における半導体装置の製造方法は、はじめに、上面上にゲート絶縁膜2、ゲート電極3およびサイドウォール5が形成された半導体基板1を準備する。次に、半導体基板1上にカバー膜7を形成し、第1導電型のトランジスタ形成領域のカバー膜7上にフォトレジスト膜8を形成する。次に、第2導電型のトランジスタ形成領域のカバー膜7をエッチング除去し、さらに同じエッチング装置で第2導電型のトランジスタ形成領域に第1の溝10を形成する。次に、フォトレジスト膜8を除去し、等方性エッチングを行い第2の溝11を形成する。最後に、第2の溝11に半導体基板1と格子定数の異なる半導体材料を埋め込み、ソース・ドレイン領域6を形成する。
【選択図】図6
Description
本発明は、半導体装置の製造方法に関し、特にチャネル領域に対して応力歪みを与える構成を有する半導体装置の製造方法に関するものである。
従来より、システムLSIの45nmプロセス以降の開発において、チャネル領域に対しストレスを印加するトランジスタの形成が検討されている。これは、半導体基板が応力歪みを受けることでキャリアの移動度が変化するという特性を利用するものである。この応力歪みを印加する技術の一つとして、e−SiGe(embedded:埋め込みSiGe)技術が各SoCメーカーで開発されている。e−SiGe技術は、サイドウォール形成後に、このサイドウォールとゲート電極をマスクにしてSi基板を等方性エッチングし、その部分にSiGeをエピタキシャル成長させる構成である。この構成により、格子定数の差からトランジスタのチャネル部に圧縮応力が印加して、駆動能力が向上するという技術である。
一般的にPchトランジスタのチャネル領域には圧縮応力を与え、Nchトランジスタのチャネル領域には引っ張り応力を与えると、MOSトランジスタの性能が向上することが知られている。すなわち、ソース・ドレイン領域としてSiGeを埋め込むことにより圧縮応力を印加する方式は、Nchトランジスタには有効ではないので、Pchトランジスタ領域にのみ施す。
図7から図10は、チャネル領域に対して応力歪みを与える構成を有する従来の半導体装置の製造方法を示した図である。まず、半導体基板1上にゲート絶縁膜2、poly−Si材料を用いたゲート電極3を形成する。ここで、ゲート電極3のpoly−Siをパターニングする際は、酸化膜または窒化膜のマスク4を用いてエッチングを行い、フォトレジストマスクは用いない。理由は、後述するSiGeエピタキシャル成長をゲート電極3であるpoly−Si上に発生させないためである。
その後、窒化膜、NSG酸化膜などで薄いサイドウォールを何層か(図に示した例では2層)形成した後、窒化膜(SiN膜)のサイドウォールを形成する(図7)。こうした何層ものサイドウォール5は、それぞれのサイドウォールをマスクとした注入を行うことにより、注入種のプロファイルを微妙に制御するのに使用される。
次に、半導体基板上にカバー膜7(例えば酸化膜)を形成し、Nchトランジスタ形成領域のカバー膜7上にフォトレジスト膜8を形成する。次に、フォトレジスト膜8をマスクとしてエッチングを行い、Pchトランジスタ形成領域のカバー膜7を除去する(図8)。これは、e−SiGe方式がPchトランジスタにしか有効でないため、Nchはカバー膜7で保護しておきたいためである。次に、フォトレジスト膜8を除去し、サイドウォール形成後のゲートをマスクとして、Si基板1にエッチングを等方的に行い溝を形成する(図9)。その後、溝にSiGeを堆積し、エピタキシャル成長させて、応力歪みを有する半導体装置を形成する(図10)。
SiGeとSi基板1とは格子定数に差があり、SiGeの方が若干大きいため歪みが発生し、その結果チャネル部のソースからドレインへ向かう方向に対して圧縮する方向に応力が働く。ここでは等方性エッチング形状であることが歪みの印加に有効に働くと考えられている。その結果、PchMOSトランジスタの駆動能力が向上する。これに関連する技術が下記特許文献に開示されている。
しかしながら、上述した製造方法では、Si基板に溝を形成する等方性エッチング工程中にNchトランジスタ領域に形成したカバー膜もエッチングされてしまう。エッチングによりカバー膜が消失すると、Nch部の保護膜が消失することになり、その後のソース・ドレイン領域形成工程でNch領域にもSiGeが堆積されてしまうという問題があった。
そこで本発明はかかる問題を解決するためになされたものであり、チャネル領域に対し応力歪みを与える構成を有するトランジスタを一の導電型領域に形成する際に、他の導電型領域で生じるカバー膜のエッチング量を低減することが可能な半導体装置の製造方法を得ることを目的とする。
本発明の一実施形態における半導体装置の製造方法は、はじめに、第1導電型のトランジスタ形成領域および第2導電型のトランジスタ形成領域を有し、それらの領域各々の上面上にゲート絶縁膜、ゲート電極およびサイドウォールが形成された半導体基板を準備する。次に、半導体基板上にカバー膜を形成し、第1導電型のトランジスタ形成領域のカバー膜上にフォトレジスト膜を形成する。次に、フォトレジスト膜をマスクとして、第2導電型のトランジスタ形成領域のカバー膜をエッチング除去し、さらに同じエッチング装置でフォトレジスト膜、第2導電型のトランジスタ形成領域のゲート電極およびサイドウォールをマスクとしてエッチングすることにより、第2導電型のトランジスタ形成領域の半導体基板に第1の溝を形成する。次に、フォトレジスト膜を除去し、第2導電型のトランジスタ形成領域のゲート電極およびサイドウォールをマスクとして、第1の溝が形成された領域に等方性エッチングを行い第2の溝を形成する。最後に、第2の溝に前記半導体基板と格子定数の異なる半導体材料を埋め込み、ソース・ドレイン領域を形成する。
本発明の一実施形態によれば、カバー膜がエッチングされるSi等方性エッチ工程でのエッチング時間が少なくすむため、カバー膜のエッチング量を抑制したうえで、従来と同じSiエッチングの深さを実現することができる。
はじめに、本発明の実施の形態の前提として、従来の半導体装置の製造方法について説明する。上述したように、チャネル領域に対し応力歪みを与える構成を有するトランジスタを一の導電型領域に形成する際に、他の導電型領域ではカバー膜のエッチングが生じる。図11は、Nchトランジスタ領域でカバー膜7が消失した状態を示した図である。図に示すように、カバー膜7が消失した後はSiエッチが進むため、Si基板1もある程度エッチングされてしまう。カバー膜7の材料としては、酸化膜が使われることが多いが、デバイス上の要求から最近ではウェハに高温をかけることができないため、低温で形成した緻密でない酸化膜(NSG:non-dope Sillicate glass等)を使わざるを得ない。こうした緻密でない膜は、エッチング速度が大きく、消失の危険性が大きい。
図12は、カバー膜7消失の対策として、カバー膜7を厚く形成した半導体装置の構成を示した図である。しかしながら、図に示すように、ゲート間の狭スペース部に双方向矢印で示すようにカバー膜7が埋まってしまうことにより実効的な膜厚が増え、カバー膜7エッチングの際に除去しにくくなってしまう。また、図13は、カバー膜7消失の対策として、フォトレジスト膜8をマスクとしてカバー膜7をエッチングした後、そのままSi等方性エッチを行う半導体装置の構成を示した図である。しかしながら、図に示すように、レジストに含まれる不純物がエッチング後のSi最表面に残ることになり、デバイスへの悪影響が懸念されるという問題があった。
そこで、本発明の実施の形態では、チャネル領域に対し応力歪みを与える構成を有するトランジスタを一の導電型領域に形成する際に、他の導電型領域で生じるカバー膜のエッチング量を低減することが可能な半導体装置の製造方法について説明する。各図において同一の符号は、同一または実質的に同一の構成として説明を省略する。
<実施の形態1>
図1から図6は、本発明の実施の形態における半導体装置の製造方法を示した図である。図6は、チャネル領域に対して応力歪みを与えるトランジスタを形成した後の半導体装置の構成を示した図である。本発明における半導体装置は、シリコン基板1上にPchトランジスタ領域20とNchトランジスタ領域30を組み合わせて構成したCMOSトランジスタを示している。本実施の形態では、チャネル領域に応力歪みを与える構成を有するトランジスタにPchトランジスタを用いることとし、図6を参照して以下に半導体装置の構成について説明する。
図1から図6は、本発明の実施の形態における半導体装置の製造方法を示した図である。図6は、チャネル領域に対して応力歪みを与えるトランジスタを形成した後の半導体装置の構成を示した図である。本発明における半導体装置は、シリコン基板1上にPchトランジスタ領域20とNchトランジスタ領域30を組み合わせて構成したCMOSトランジスタを示している。本実施の形態では、チャネル領域に応力歪みを与える構成を有するトランジスタにPchトランジスタを用いることとし、図6を参照して以下に半導体装置の構成について説明する。
本実施の形態における半導体装置は、Si基板1、Si基板1上に形成されたゲート絶縁膜2、ゲート絶縁膜2上に形成されたゲート電極3、ゲート電極3上に形成されたマスク4、ゲート絶縁膜2およびゲート電極3の側面に形成されたサイドウォール5(本実施の形態では、第1のサイドウォール5a、第2のサイドウォール5b、および第3のサイドウォール5cからなる3層のサイドウォール5を用いる)、Si基板1の表層であってサイドウォール5の隣り合う領域に形成されたソース・ドレイン領域6、を備える。
ここで、ソース・ドレイン領域6の半導体材料はSiと格子定数の異なる材料を用いることで歪みが発生し、その結果チャネル部に応力が働く。本実施の形態におけるPchトランジスタでは、ソース・ドレイン領域6にSiGeを使用する。SiGeとSiでは、SiGeのほうが格子定数が若干大きいため歪みが発生し、その結果チャネル部のソースからドレインに向かう方向に対しては圧縮する方向に応力が働く。
次に、図1から図6を参照して、本実施の形態における半導体装置の製造方法について説明する。はじめに、シリコン基板1上にゲート絶縁膜2、ゲート電極3を形成する。次に、ゲート電極3上にマスク4を形成してパターニングを行う。次に、ゲート電極3の側面に窒化膜、NSG酸化膜などで薄いサイドウォールを何層か形成する。本実施の形態では、窒化膜からなる第1のサイドウォール5aとNSG酸化膜からなる第2のサイドウォール5bの2層のサイドウォールを形成する。薄いサイドウォールを形成した後、窒化膜(SiN膜)からなる第3のサイドウォール5cを形成する(図1)。
次に、Si基板1、ゲート電極3、サイドウォール5を形成した半導体基板上にカバー膜7(例えばNSG等の酸化膜)を形成する。このとき、NSG膜厚は10nmとする。次に、Nchトランジスタ領域30のカバー膜7上にフォトレジスト膜8を形成する(図2)。このフォトレジスト膜8をマスクとしてドライエッチングを行い、Pchトランジスタ領域20のみカバー膜7を除去する(図3)。続いて、同じエッチング装置を用いて、フォトレジスト膜8、ゲート電極3およびサイドウォール5をマスクとしてドライエッチングを行い、Pchトランジスタ領域20に第1の溝10を形成する(図4)。例えば、エッチング装置、エッチング条件としては、以下のものを用いる。step1でNSGをstep2でSiをエッチングする。
エッチング装置は、平行平板型RIE(Riactive Ion Etcher)を用いる。step1の条件は、C4F8/O2/Ar=7/7/500sccm、RF(top/bottom)=1500W/100W、2.7Pa、0℃、15secとする。また、step2の条件は、CHF3/O2/Ar=50/20/400scm、RF(top/bottom)=1000/100W、2.7Pa、30secとする。
step1のNSG膜のエッチングレート(E/R)は、80nm/minである。上記15secはNSG膜20nm相当のエッチングとなるため、10nmのNSGはなくなる。このときSi基板1はほとんどエッチングされない。step2のE/R(Si)は45nm/minである。従って、30secでSi基板1は約20nmエッチングされる。図4に示す第1の溝10はこのときの状態を示した図である。
次に、レジストをアッシング+wet処理により除去し、その後ゲート電極3およびサイドウォール5をマスクとして、第1の溝10の領域にSi等方性エッチングを行い、第2の溝11を形成する(図5)。例えば、等方性エッチング装置、エッチング条件としては以下のものを用いる。
エッチング装置は、リモートプラズマ型等方性エッチング装置を用いる。エッチング条件は、CF4/O2=360/40scm、μ波=400W、50Pa、20℃とする。この等方性エッチング条件の性能は、E/R(Si)=150nm/min、E/R(NSG)=22nm/min、選択比(Si/NSG)=6.8(選択比=E/Rの比率)となる。
この条件は、Siエッチングにおいて良好な等方性エッチング形状が得られ、エッチング深さのパターン間の差も少ない条件である。計算上、Siを現在の狙いの値である60nm相当エッチングしたとき、NSG膜は9nmエッチングされてしまう。すなわちNSG消失マージンがほとんど無く、場所によっては消失してしまう。これに対し、NSGエッチング工程においてSi基板1を20nmエッチングしておくことにより、Si等方性エッチングにおけるSiエッチング量は40nmに低減することができる。計算によりこのときのNSG膜エッチング量は6nmとなるため、マージンを考えてもNSG消失の可能性はほぼなくなる。
その後、第2の溝11にSiGeを埋め込みエピタキシャル成長させてソース・ドレイン領域6を形成すると、図6に示す半導体装置が形成される。ここで、SiGeとSiは格子定数に差があり、SiGeのほうが若干大きいため歪みが発生し、その結果チャネル部のソースからドレインに向かう方向に対して圧縮する方向に応力が働く。
以上より、本実施の形態における半導体装置の製造方法によれば、カバー膜7をエッチングする際に同時にSi基板1もエッチングすることにより、Si等方性エッチング工程のエッチング量を低減することができ、カバー膜7の消失を防止することができる。これにより、埋め込みSiGeプロセスを安定的に生産することができる。
本発明は、45〜32nm世代以降のシステムLSI製品へ利用可能である。
1 Si基板、2 ゲート絶縁膜、3 ゲート電極、4 マスク、5 サイドウォール、5a 第1のサイドウォール、5b 第2のサイドウォール、5c 第3のサイドウォール、6 ソース・ドレイン領域、7 カバー膜、8 フォトレジスト膜、10 第1の溝、11 第2の溝、20 Pchトランジスタ領域、30 Nchトランジスタ領域。
Claims (1)
- (a)第1導電型のトランジスタ形成領域および第2導電型のトランジスタ形成領域を有し、それらの領域各々の上面上にゲート絶縁膜、ゲート電極およびサイドウォールが形成された半導体基板を準備する工程と、
(b)前記半導体基板上にカバー膜を形成する工程と、
(c)前記第1導電型のトランジスタ形成領域の前記カバー膜上にフォトレジスト膜を形成する工程と、
(d)前記フォトレジスト膜をマスクとして、前記第2導電型のトランジスタ形成領域の前記カバー膜をエッチング除去し、さらに同じエッチング装置で前記フォトレジスト膜、前記第2導電型のトランジスタ形成領域のゲート電極およびサイドウォールをマスクとしてエッチングすることにより、前記第2導電型のトランジスタ形成領域の前記半導体基板に第1の溝を形成する工程と、
(e)前記工程(d)の後、前記フォトレジスト膜を除去する工程と、
(f)前記工程(e)の後、前記第2導電型のトランジスタ形成領域のゲート電極およびサイドウォールをマスクとして、前記第1の溝が形成された領域に等方性エッチングを行い第2の溝を形成する工程と、
(g)前記第2の溝に前記半導体基板と格子定数の異なる半導体材料を埋め込み、ソース・ドレイン領域を形成する工程と、を備える半導体装置の製造方法。
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US8136057B2 (en) | 2006-08-25 | 2012-03-13 | Fujitsu Semiconductor Limited | Semiconductor device manufacturing method, data generating apparatus, data generating method and recording medium readable by computer recorded with data generating program |
US10032437B2 (en) | 2014-08-21 | 2018-07-24 | Sony Corporation | Information processing apparatus and control method |
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2008
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