KR100445923B1 - 장치의 분리 영역 형성 이후에 규소의 선택적 에피택셜증착을 사용하는, 변형 규소 씨엠오에스 구조물의 제조 방법 - Google Patents

장치의 분리 영역 형성 이후에 규소의 선택적 에피택셜증착을 사용하는, 변형 규소 씨엠오에스 구조물의 제조 방법 Download PDF

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Abstract

변형 Si CMOS 구조물은, 기판 표면상에 이완된 SiGe 층을 형성하는 단계; 상기 이완된 SiGe 층내에 분리 영역 및 웰(well) 이식 영역을 형성하는 단계; 및 상기 이완된 SiGe 층 상에 변형 Si 층을 형성하는 단계를 포함하는 단계에 의해 형성된다. 이러한 가공 단계는, 변형 MOSFET 구조물 형성에 있어서 종래의 게이트 가공 단계와 함께 사용될 수도 있다.

Description

장치의 분리 영역 형성 이후에 규소의 선택적 에피택셜 증착을 사용하는, 변형 규소 씨엠오에스 구조물의 제조 방법{A METHOD TO FABRICATE A STRAINED Si CMOS STRUCTURE USING SELECTIVE EPITAXIAL DEPOSITION OF Si AFTER DEVICE ISOLATION FORMATION}
본 발명은 상보형 금속 산화물 반도체(CMOS) 장치의 제조에 관한 것이고, 보다 구체적으로는 다양한 고온 가공 단계를 수행한 후 및 전형적으로 Si를 소모하는다양한 가공 단계를 수행한 후에 구조물의 변형 Si 채널 층을 형성하는, 변형 Si CMOS 구조물의 형성 방법에 관한 것이다.
반도체 산업에서, 'SiGe CMOS상에서의 변형 Si'는 본질적으로 비교적 두꺼운(약 300 내지 약 20,000Å) 이완된 SiGe 층의 상부에서 에피택셜 성장한, 비교적 얇은(약 50 내지 약 300Å) 변형 Si 층으로 구성된 기판상에 제조된 CMOS 장치를 지칭한다. 과거 출판물은, 변형 Si 층내에서의 고도의 전자 및 홀 이동성을 달성할 수 있음을 제시하고 있다. 보다 최근의 출판물은, 변형 Si 층이 금속 산화물 전계 효과 트랜지스터(MOSFET)용 채널 영역으로서 사용될 수 있음을 실험적으로 증명하였고, 장치의 성능이 종래의 Si 기판상에서 제조된 장치에 비해 이와 같은 구조물에서 개선됨을 제시하고 있다.
변형 Si CMOS 기술을 실현하는데 있어서의 한가지 어려움은, 변형 층이 제조 공정 동안 고온 가공 단계로부터 보호될 필요가 있다는 점이다. 고온 가공 단계에 노출되면, 일반적으로 변형 층내의 변형이 이완된다. 게다가, 웰(well) 형성에서 전형적으로 사용되는 이온 이식부(ion implantation)는 변형 Si 층을 손상시켜, 장치의 특성을 열화시키고 변형 Si 층을 사용하는 경우 유리하게 달성될 수 있는 성능 개선을 감소시킬 수 있다.
게다가, 변형 층이 얇을수록, 주목할 만한 장치의 열화 없이도 변형 층이 보다 큰 열적 스트레스를 견딜 수 있다. 그러나, 산화 및 에칭(예를 들어 화학적 에칭 및 건식 에칭)을 포함하는 다양한 가공 단계는 상부 Si 층을 소모하고, 따라서 변형 CMOS 장치의 현재의 가공에서는 에피택셜 성장한 변형 Si 층이 충분히 두꺼워서 산화 및/또는 에칭 동안 발생할 수도 있는 잠재적인 두께의 손실을 극복할 수 있어야 한다.
종래의 변형 Si CMOS 기법에 관한 전술한 단점에 대하여, 신규하고 개선된 방법을 개발하여 다양한 종래의 문제점을 실질적으로 제거할 수 있도록 하는 것이 계속 요구되고 있다. 즉, 대부분의 고온의 CMOS 가공 단계가 완료되고 Si를 소모하는 대부분의 가공 단계가 완료된 후에 변형 Si 층을 형성하는, 변형 Si CMOS 장치의 제공 방법이 요구된다. 이러한 방법은, 종래의 변형 Si CMOS 장치에 의해 이전에 가능한 것에 비해 고도한 성능의 장치를 제공한다.
본 발명의 목적은, 변형 Si 층이 고도의 열적 버짓(budget) 가공 단계에 의해 부정적인 영향을 받지 않는, 변형 Si CMOS 장치를 제공하는 것이다.
본 발명의 다른 목적은, 변형 Si 층이 활성 장치 영역에서 Si를 소모하는 것으로 공지되어 있는 가공 단계에 의해 소모되지 않아서 변형 Si 층의 요구되는 두께를 최소화하는 변형 Si CMOS 장치를 제공하는 것이다.
본 발명의 추가적인 목적은, 기존의 FET 가공 단계와 상용가능한 변형 Si 층을 제조하는 가공 단계를 제공하는 것이다.
이와 같은 목적 및 장점과 기타의 목적 및 장점은, 대부분의 고온 가공 단계 및 Si 소모 가공 단계가 완료된 후에 변형 Si 층을 형성하는 본 발명의 방법을 사용함으로써 본 발명에서 달성될 수 있다.
구체적으로, 본 발명의 방법은, (a) 기판의 표면상에 이완된 SiGe 층을 형성하는 단계; (b) 상기 이완된 SiGe 층내에 분리 영역 및 웰 이식 영역을 형성하는 단계; 및 (c) 상기 이완된 SiGe 층상에 변형 Si 층을 형성하는 단계를 포함한다.
본 발명의 한가지 양태에서는 전술한 단계 (b)를 수행하기 이전에, 선택적 상부층을 이완된 SiGe 층 상에 형성한다. 상부층이 존재하는 경우, 상부층은 전형적으로 변형 Si 층이 형성되기 이전에 제거되고 변형 Si 층은 상부층에 의해 우선적으로 점유되어 있는 영역에 형성된다.
본 발명에서, 변형 Si 층은 변형 Si 층이 노출되어 있는 이완된 SiGe 층의 영역에만 형성되는 선택적 에피택셜 성장 공정에 의해 형성될 수도 있다. 선택적으로, 비선택적 에피택셜 성장 공정이 변형 Si 층을 형성하는데 사용될 수도 있다. 비-선택적 에피택셜 성장 공정이 사용되는 경우, 변형 Si 층은 전체 구조물상에 형성되고, 리쏘그래피(lithography) 및 에칭을 사용하여 분리 영역상으로부터 변형 Si 층을 제거한다.
전술한 본 발명의 가공 단계는, 변형 Si 층상에 FET를 형성할 수 있는, 게이트 유전체 형성, 게이트 스택 형성, 소스/드레인(source/drain) 확산 이식부 등을 포함하는 통상적인 게이트 가공 단계와 함께 사용될 수도 있다.
도 1 내지 도 3은 본 발명의 다양한 가공 단계를 설명하는 도면이다.
도 4는 종래의 게이트 제조 가공 단계와 함께 도 1 내지 도 3에서 설명하는 본 발명의 기본 가공 단계를 사용하여 제조될 수 있는 Si CMOS 장치를 설명하는 도면이다.
도 5 내지 도 8은 상부층(overlayer)이 사용되는 본 발명의 선택적 양태를 설명하는 도면이다.
본 발명은, 본 특허원에 첨부된 도면을 참고하여 보다 상세하게 기술할 수 있다. 첨부된 도면에서 동일하고/동일하거나 상응하는 요소를 설명하는데 동일한참조 번호를 사용하였다.
본 발명의 기본 가공 단계를 설명하는 도 1 내지 도 3을 우선 참고할 것이다. 구체적으로, 도 1은 본 발명의 단계 (a)를 수행한 이후, 즉 기판(10)의 표면상에 이완된 SiGe 층(12)을 형성한 후에 형성된 기본 구조물을 나타낸다. 이완된 SiGe 층은 기판상에 이러한 층을 형성할 수 있는 임의의 통상적인 공정을 사용하여 기판(10)의 표면상에 형성된다. 예를 들어, 이완된 SiGe 층은 미국 특허 제 5,158,907 호에서 기술한 것과 같은 통상적인 성장 공정, 종래의 초크랄스키(Czochralski) 결정 인상(引上) 공정, 또는 미국 특허 제 5,847,417 호에서 기술한 바와 같은 고상 재성장에 의한 에피택셜 성장을 사용하여 형성될 수 있다. 상기 특허들은 본원에서 참고로 인용된다.
이완된 SiGe 층은 Si, Ge, SiGe, GaAs, InAs, InP 및 모든 다른 III/V 반도체와 같은 반도체 재료를 포함할 수 있는 기판상에서 형성될 수 있거나, 선택적으로 기판은 Si/SiGe 또는 SOI(silicon-on insulator)와 같은 적층 기판으로 구성될 수도 있다.
이완된 SiGe 층이 제조되는 방법 또는 기판에 대한 세부 사항은 본 발명에 있어서 중요하지 않음을 주목해야 한다. 그러나, 본 발명의 주요 양태는, 결국에는 CMOS 장치의 채널이 되는 변형 Si 층이 공정중 이러한 시점에는 존재하지 않는다는 점이다. 이것은 변형 층이 일반적으로 이러한 시점에서 형성되는 종래의 공정과는 다른 것이다.
본 발명의 한가지 양태(도 5 내지 8 참고)에서는, 선택적 상부층(13)이 이완된 SiGe 층의 상부에 형성될 수도 있다. 상부층이 사용되는 경우, 상부층은 화학 기상 증착(CVD), 플라즈마 보조 CVD, 스퍼터링, 증발, 스핀 온 코팅(spin-on coating) 및 그밖의 다른 증착 방법과 같은 종래의 증착 방법을 사용하여 형성된다. 보호 층으로서 작용할 수도 있는 임의의 재료, 예를 들어 유전성 필름 또는 반도체 층이 본 발명에서 사용될 수도 있다. 예를 들어 SiO2, Si3N4, SiGe 또는 Si이 상부층(13)으로서 사용될 수 있다.
도 2(및 도 6)는 구조물내에 분리 영역(14) 및 웰 이식부(16)를 형성한 이후에 수득되는 구조물을 예시한다. 도면은 구조물내의 트렌치(trench) 분리 영역의 형성을 묘사하고 있지만, 본 발명은 LOCOS(규소의 국부적 산화; local oxidation of silicon) 분리 영역 또는 당 분야의 숙련자들에게 잘 공지되어 있는 다른 유사한 분리 영역과 함께 우수하게 작용할 수 있음을 주목해야 한다.
분리 영역은 당 분야의 숙련자들에게 공지되어 있는 통상적인 가공 기법을 사용하여 형성된다. 트렌치 분리 영역의 경우, 도면에서 도시하는 바와 같이, 분리 영역은 통상적인 리쏘그래피(포토레지스트 노출 및 현상)를 사용하여 분리 영역을 위한 구역을 한정하고, 통상적인 건식 에칭 공정, 예를 들어 반응성 이온 에칭(RIE), 플라즈마 에칭 또는 이온-빔 에칭에 의해 패턴화된 포토레지스트를 통해 구조물내에 트렌치를 에칭하고, 선택적으로 에칭된 트렌치를 통상적인 트렌치용 라이너 물질, 예를 들어 SiO2또는 Si3N4로 채우고, 에칭된 트렌치를 트렌치용 유전 물질, 예를 들어 SiO2로 충전하고, 필요에 따라 통상적인 평면화 공정, 예를 들어화학-기계적 폴리싱(CMP) 또는 갈음질을 수행함으로써 형성된다.
트렌치를 에칭한 이후, 패턴화된 포토레지스트는 당 분야의 숙련자들에게 공지되어 있는 임의의 통상적인 스트립핑 공정에 의해 제거됨을 주목해야 한다. 구조물이 상부층을 포함하는 경우, 트렌치는 상부층을 통해서 이완된 SiGe 층으로 에칭되고 이곳에 분리 영역이 형성된다(도 6 참조).
p-웰 또는 n-웰을 포함하는 웰 이식부(16)는, 당 분야의 숙련자들에게 공지되어 있는 통상적인 이온 이식 공정 및 활성화 어닐링 공정을 사용하여, 전형적으로 분리 영역이 형성된 후, 구조물내에 형성된다. 이온 사용량 및 이식 에너지는 이식될 도판트의 형태 뿐만 아니라 웰 이식부의 의도된 깊이에 따라 좌우될 것이다. 게다가, 본 발명에서 사용된 활성화 어닐링 온도 및 시간도 다양할 것이다. 이온 이식부나 어닐링 조건중 어느 것도 본 발명에서 중요한 것은 아니라는 것을 주목해야 한다.
한계 조절용 이식물 또는 소위 말하는 이식물의 펀치(punch)(명확하게 하기 위해서 도면에서 제시하지 않음)는 당 분야의 숙련자들에게 공지되어 있는 통상적인 이온 이식 공정을 사용하여 형성될 수도 있다.
본 발명의 이러한 시점에서 대부분의 고도의 열적 버짓 가공 단계 및 이온 이식 단계가 수행됨을 주목해야 한다. 본 공정의 이러한 시점에서의 구조물은 임의의 변형 Si 층을 포함하지 않기 때문에, 변형 층은 고온 가공 또는 이온 이식에 의해 임의의 부정적인 영향도 받지 않는다.
선택적 상부층이 존재하는 경우, 일부 또는 모든 상부층은 통상적인 건식 또는 습식 화학적 에칭 공정을 사용하여 제거될 수 있거나 CMP가 사용될 수도 있다(상부층이 모두 제거된 도 7 참고). 도 7 내지 8에서 도시된 바와 같이, 이러한 단계는, 변형 Si 층이 형성될 수 있는 구조물내에 공동(17)을 형성한다.
통상적인 습식 화학적 세척 단계는, 도 2 또는 도 7에서 도시한 양쪽 구조물상에서 수행될 수 있다. 그다음, 도 3(및 도 8)에서 도시한 바와 같이, 변형 Si 층(18)이 선택적 에피택셜(epi) 공정 또는 비-선택적 epi 공정을 사용하여 구조물상에 형성된다. 구체적으로, CVD 또는 분자빔 에피택셜 성장이 변형 Si 층을 형성하는데 사용될 수도 있다.
본 발명에서 바람직한 선택적 epi 공정은, 이완된 SiGe 층이 존재하는 장치의 구역 위에서만 변형 Si 층을 성장시킨다. 선택적 epi 공정을 사용하는 경우, 분리 영역상에서는 어떠한 성장도 이루어지지 않는다. 이완된 SiGe 층상에 변형 Si 층을 성장시킬 수 있는 임의의 통상적인 선택적 epi 공정이 본 발명에서 사용될 수도 있다.
비-선택적 epi 공정은 분리 영역을 포함하는 구조물의 모든 영역상에 변형 Si 층을 형성한다. 이러한 공정이 사용되는 경우, 분리 영역상에서 성장된 물질은후속적인 단계에서 통상적인 리쏘그래피 및 에칭을 사용하여 제거된다.
도 4는 구조물내에 게이트 영역을 형성할 수 있는 통상적인 가공 단계와 함께, 도 1 내지 도 3에서 도시하는 가공 단계를 사용하여 형성될 수 있는 최종 변형 Si CMOS 구조물을 도시한다. 구체적으로 도 4의 구조물은 기판(10), 이완된 SiGe 층(12), 분리 영역(14), 웰 이식부(16), 변형 Si 층(18), 게이트 유전체(20), 게이트 도체(22), 측벽 스페이서(24) 및/또는 소스/드레인 확산 영역(26)을 포함한다. 유사한 구조물이 도 8에서 도시된 변형 Si 적층된 구조물을 사용하여 형성된다.
도 4에서 도시한 게이트 영역이 당 분야에 공지되어 있는 임의의 통상적인 게이트 형성 가공 기법을 사용하여 형성됨을 주목해야 한다. 이것은, 게이트 유전체(20)의 증착 또는 열적 성장에 의한 형성, 게이트 유전체상의 게이트 도체(22)의 증착, 리쏘그래피 및 에칭에 의한 게이트 영역의 패턴화, 증착 및 에칭에 의한 스페이서(24)의 형성, 및 이온 이식화 및 어닐링에 의한 확산 영역의 형성을 포함한다. 이러한 게이트 형성 공정은 당 분야의 숙련자들에게 공지되어 있기 때문에, 이와 관련된 상세한 설명은 본원에서 제시하지 않았다.
게이트 영역은 또한 당 분야의 숙련자들에게 공지되어 있는 통상적인 물질로 구성되어 있다. 예를 들어, 게이트 유전체(20)는 SiO2, Al2O3, ZrO2또는 다른 산화물로 구성될 수 있고, 게이트 도체(22)는 전도성 금속, 예를 들어 W, Pt, Co 또는 Ti; 폴리실리콘; 폴리실리콘 및 전도성 금속의 층을 포함하는 스택(stack); 금속성 규소화물, 예를 들어 WSix; 폴리실리콘 및 금속성 규소화물을 포함하는 스택; 또는 다른 유사한 전도성 물질로 구성될 수 있고; 스페이서(24)는 SiO2또는 SiN으로 형성된다. 게이트 도체는 또한 SiN과 같은 경질 차폐재로 캐핑될 수도 있다.
본 발명은 이의 바람직한 양태에 관해 구체적으로 도시되고 기술되고 있지만, 당 분야의 숙련자라면 형태 및 세부 사항에 대한 전술한 변화 및 다른 변화가 본 발명의 진의 및 범주를 벗어나지 않은 채 수행될 수 있음을 이해할 것이다. 따라서, 본 발명은 전술하고 설명한 정확한 형태 및 세부 사항으로 한정하고자 하는 것이 아니며, 본 발명은 첨부된 특허청구범위로 한정된다.
본 발명의 방법을 사용함으로써, 변형 Si 층에 부정적인 영향을 미치지 않음과 함께 변형 Si 층의 두께 자체를 감소시킬 수 있는 등의 장치의 성능 개선을 도모할 수 있다.

Claims (12)

  1. (a) 기판의 표면상에 이완된 SiGe 층을 형성하는 단계;
    (b) 상기 이완된 SiGe 층내에 분리 영역 및 웰(well) 이식 영역을 형성하는 단계; 및
    (c) 상기 이완된 SiGe 층상에 변형 Si 층을 형성하는 단계를 포함하는,
    변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
  2. 제 1 항에 있어서,
    단계 (b)를 수행하기 이전에 상기 이완된 SiGe 층상에 상부층을 형성하는 단계를 추가로 포함하는, 변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 이완된 SiGe 층을 성장 공정, 초크랄스키(Czochralski) 결정 인상(引上) 공정, 또는 고상 재성장에 의한 에피택셜 성장에 의해 형성하는, 변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 기판이 Si, Ge, SiGe, GaAs, InAs, InP, Si/SiGe 또는 SOI(silicon-on insulator)로 구성된, 변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 분리 영역이 LOCOS 영역의 트렌치(trench) 분리 영역인, 변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
  6. 제 5 항에 있어서,
    상기 분리 영역이
    (i) 상기 이완된 SiGe 층에 포토레지스트를 도포하고;
    (ii) 패턴을 형성할 수 있도록 상기 포토레지스트를 노출 및 현상하고;
    (iii) 상기 패턴을 통해 에칭하여 상기 이완된 SiGe 층내에 트렌치를 형성하고;
    (iv) 상기 트렌치를 유전성 물질로 충전하고;
    (v) 평탄화함으로서 형성된 트렌치 분리 영역인, 변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
  7. 제 1 항에 있어서,
    상기 웰 이식 영역을 이온 이식화 및 활성화 어닐링에 의해 형성하는, 변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
  8. 제 1 항에 있어서,
    상기 변형 Si 층을 선택적 에피택셜 공정 또는 비선택적 에피택셜 공정에 의해 수행하는, 변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
  9. 제 1 항에 있어서,
    상기 변형 Si 층을 화학적 기상 증착 또는 분자빔 에피택셜 성장에 의해 형성하는, 변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
  10. 제 2 항에 있어서,
    상기 분리 영역 사이에 공동을 형성하여 상기 변형 Si 층이 형성될 수 있도록, 단계 (c)를 수행하기 이전에 일부 또는 모든 상기 상부층을 제거하는, 변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
  11. 제 1 항에 있어서,
    부가적인 게이트 형성 가공 단계를 추가로 포함하는, 변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
  12. 제 11 항에 있어서,
    상기 부가적인 게이트 형성 가공 단계가, (i) 상기 변형 Si 층상에 게이트 유전체를 형성하고; (ii) 상기 게이트 유전체상에 게이트 스택을 형성하고; (iii) 상기 게이트 스택상에 측벽 스페이서를 형성하고; (iv) 상기 구조물내에 소스/드레인 확산 영역을 형성하는 단계를 포함하는, 변형 Si 층이 형성된 CMOS 구조물을 제조하는 방법.
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Families Citing this family (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6602613B1 (en) 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6573126B2 (en) 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
US6548335B1 (en) * 2000-08-30 2003-04-15 Advanced Micro Devices, Inc. Selective epitaxy to reduce gate/gate dielectric interface roughness
US20020100942A1 (en) * 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6724008B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6723661B2 (en) * 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
JP2003031495A (ja) * 2001-07-12 2003-01-31 Hitachi Ltd 半導体装置用基板の製造方法および半導体装置の製造方法
US6831292B2 (en) 2001-09-21 2004-12-14 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
WO2003028106A2 (en) 2001-09-24 2003-04-03 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
JP4136939B2 (ja) * 2002-01-09 2008-08-20 松下電器産業株式会社 半導体装置およびその製造方法
US7226504B2 (en) * 2002-01-31 2007-06-05 Sharp Laboratories Of America, Inc. Method to form thick relaxed SiGe layer with trench structure
JP2003249641A (ja) * 2002-02-22 2003-09-05 Sharp Corp 半導体基板、その製造方法及び半導体装置
AU2003235175A1 (en) * 2002-04-17 2003-10-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device and its manufacturing method
DE10218381A1 (de) * 2002-04-24 2004-02-26 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer oder mehrerer einkristalliner Schichten mit jeweils unterschiedlicher Gitterstruktur in einer Ebene einer Schichtenfolge
KR100409435B1 (ko) * 2002-05-07 2003-12-18 한국전자통신연구원 반도체 소자의 활성층 제조 방법 및 그를 이용한 모스트랜지스터 제조 방법
JP2003347399A (ja) * 2002-05-23 2003-12-05 Sharp Corp 半導体基板の製造方法
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
JP2004014856A (ja) * 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
JP4750342B2 (ja) * 2002-07-03 2011-08-17 ルネサスエレクトロニクス株式会社 Ｍｏｓ−ｆｅｔおよびその製造方法、並びに半導体装置
AU2003274922A1 (en) 2002-08-23 2004-03-11 Amberwave Systems Corporation Semiconductor heterostructures having reduced dislocation pile-ups and related methods
AU2003301603A1 (en) * 2002-10-22 2004-05-13 Amberwave Systems Corporation Gate material for semiconductor device fabrication
US6774015B1 (en) 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same
US6870270B2 (en) * 2002-12-28 2005-03-22 Intel Corporation Method and structure for interfacing electronic devices
US6730576B1 (en) * 2002-12-31 2004-05-04 Advanced Micro Devices, Inc. Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
US6949451B2 (en) * 2003-03-10 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. SOI chip with recess-resistant buried insulator and method of manufacturing the same
US6900502B2 (en) * 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
DE10318284A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
DE10318283A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US20050285140A1 (en) * 2004-06-23 2005-12-29 Chih-Hsin Ko Isolation structure for strained channel transistors
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20040224469A1 (en) * 2003-05-08 2004-11-11 The Board Of Trustees Of The University Of Illinois Method for forming a strained semiconductor substrate
US6864149B2 (en) * 2003-05-09 2005-03-08 Taiwan Semiconductor Manufacturing Company SOI chip with mesa isolation and recess resistant regions
US7812340B2 (en) 2003-06-13 2010-10-12 International Business Machines Corporation Strained-silicon-on-insulator single-and double-gate MOSFET and method for forming the same
US7087473B2 (en) 2003-06-13 2006-08-08 Matsushita Electric Industrial Co., Ltd. Method of forming conventional complementary MOS transistors and complementary heterojunction MOS transistors on common substrate
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US20050012087A1 (en) * 2003-07-15 2005-01-20 Yi-Ming Sheu Self-aligned MOSFET having an oxide region below the channel
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
US6936881B2 (en) * 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7045836B2 (en) * 2003-07-31 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a strained region and a method of fabricating same
US7301206B2 (en) * 2003-08-01 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7342289B2 (en) * 2003-08-08 2008-03-11 Taiwan Semiconductor Manufacturing Co., Ltd Strained silicon MOS devices
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US20050035369A1 (en) * 2003-08-15 2005-02-17 Chun-Chieh Lin Structure and method of forming integrated circuits utilizing strained channel transistors
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US6974755B2 (en) * 2003-08-15 2005-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure with nitrogen-containing liner and methods of manufacture
US7071052B2 (en) 2003-08-18 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor with reduced leakage
US7495267B2 (en) * 2003-09-08 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a strained region and a method of fabricating same
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US6949761B2 (en) * 2003-10-14 2005-09-27 International Business Machines Corporation Structure for and method of fabricating a high-mobility field-effect transistor
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US7888201B2 (en) * 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
JP2005150217A (ja) * 2003-11-12 2005-06-09 Fujitsu Ltd 半導体装置及びその製造方法
US6972247B2 (en) * 2003-12-05 2005-12-06 International Business Machines Corporation Method of fabricating strained Si SOI wafers
US7662689B2 (en) 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
US7205210B2 (en) 2004-02-17 2007-04-17 Freescale Semiconductor, Inc. Semiconductor structure having strained semiconductor and method therefor
US20050186722A1 (en) * 2004-02-25 2005-08-25 Kuan-Lun Cheng Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions
US7060539B2 (en) * 2004-03-01 2006-06-13 International Business Machines Corporation Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby
JP3884439B2 (ja) * 2004-03-02 2007-02-21 株式会社東芝 半導体装置
US7053400B2 (en) * 2004-05-05 2006-05-30 Advanced Micro Devices, Inc. Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility
US7098119B2 (en) * 2004-05-13 2006-08-29 Taiwan Semiconductor Manufacturing Co. Ltd. Thermal anneal process for strained-Si devices
US20050266632A1 (en) * 2004-05-26 2005-12-01 Yun-Hsiu Chen Integrated circuit with strained and non-strained transistors, and method of forming thereof
JP2005353831A (ja) * 2004-06-10 2005-12-22 Toshiba Corp 半導体装置
US7172933B2 (en) * 2004-06-10 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed polysilicon gate structure for a strained silicon MOSFET device
US8099094B2 (en) * 2004-07-12 2012-01-17 Interdigital Technology Corporation Neighbor scanning in wireless local area networks
KR100593738B1 (ko) * 2004-08-20 2006-06-28 삼성전자주식회사 보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들
US7135372B2 (en) * 2004-09-09 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon device manufacturing method
US7335929B2 (en) * 2004-10-18 2008-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor with a strained region and method of manufacture
US7723720B2 (en) * 2004-11-09 2010-05-25 University Of Florida Research Foundation, Inc. Methods and articles incorporating local stress for performance improvement of strained semiconductor devices
US7547605B2 (en) * 2004-11-22 2009-06-16 Taiwan Semiconductor Manufacturing Company Microelectronic device and a method for its manufacture
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US7190036B2 (en) * 2004-12-03 2007-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor mobility improvement by adjusting stress in shallow trench isolation
US7109079B2 (en) * 2005-01-26 2006-09-19 Freescale Semiconductor, Inc. Metal gate transistor CMOS process and method for making
US7772062B2 (en) * 2005-02-08 2010-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. MOSFET having a channel mechanically stressed by an epitaxially grown, high k strain layer
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
KR100610465B1 (ko) * 2005-03-25 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7439165B2 (en) * 2005-04-06 2008-10-21 Agency For Sceince, Technology And Reasearch Method of fabricating tensile strained layers and compressive strain layers for a CMOS device
KR100629648B1 (ko) * 2005-04-06 2006-09-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20060261436A1 (en) * 2005-05-19 2006-11-23 Freescale Semiconductor, Inc. Electronic device including a trench field isolation region and a process for forming the same
US7329596B2 (en) * 2005-10-26 2008-02-12 International Business Machines Corporation Method for tuning epitaxial growth by interfacial doping and structure including same
KR100713924B1 (ko) * 2005-12-23 2007-05-07 주식회사 하이닉스반도체 돌기형 트랜지스터 및 그의 형성방법
JP5096681B2 (ja) * 2006-02-21 2012-12-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7479422B2 (en) * 2006-03-10 2009-01-20 Freescale Semiconductor, Inc. Semiconductor device with stressors and method therefor
US20070249127A1 (en) * 2006-04-24 2007-10-25 Freescale Semiconductor, Inc. Electronic device including a semiconductor layer and a sidewall spacer and a process of forming the same
US7670895B2 (en) 2006-04-24 2010-03-02 Freescale Semiconductor, Inc Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer
US7491622B2 (en) * 2006-04-24 2009-02-17 Freescale Semiconductor, Inc. Process of forming an electronic device including a layer formed using an inductively coupled plasma
US7528078B2 (en) 2006-05-12 2009-05-05 Freescale Semiconductor, Inc. Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer
US20080079084A1 (en) * 2006-09-28 2008-04-03 Micron Technology, Inc. Enhanced mobility MOSFET devices
US8558278B2 (en) 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US7795089B2 (en) 2007-02-28 2010-09-14 Freescale Semiconductor, Inc. Forming a semiconductor device having epitaxially grown source and drain regions
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US7524740B1 (en) 2008-04-24 2009-04-28 International Business Machines Corporation Localized strain relaxation for strained Si directly on insulator
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
CN101958322B (zh) * 2010-09-06 2012-12-19 清华大学 高性能cmos器件
US8378428B2 (en) * 2010-09-29 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a semiconductor device
CN102842506B (zh) * 2011-06-23 2015-04-08 中国科学院微电子研究所 一种应变半导体沟道的形成方法
US8610172B2 (en) * 2011-12-15 2013-12-17 International Business Machines Corporation FETs with hybrid channel materials
KR101817131B1 (ko) * 2012-03-19 2018-01-11 에스케이하이닉스 주식회사 게이트절연층 형성 방법 및 반도체장치 제조 방법
CN102800672B (zh) * 2012-07-16 2015-01-21 西安电子科技大学 一种应变SiGe HBT垂直沟道BiCMOS集成器件及制备方法
CN102738173B (zh) * 2012-07-16 2015-08-12 西安电子科技大学 一种应变SiGe回型沟道SOI BiCMOS集成器件及制备方法
CN102738156B (zh) * 2012-07-16 2016-03-30 西安电子科技大学 一种SiGe基垂直沟道应变BiCMOS集成器件及制备方法
KR102104062B1 (ko) 2013-10-31 2020-04-23 삼성전자 주식회사 기판 구조체, 이를 포함한 ｃｍｏｓ 소자 및 ｃｍｏｓ 소자 제조 방법
KR102277398B1 (ko) * 2014-09-17 2021-07-16 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN105206583A (zh) * 2015-08-28 2015-12-30 西安电子科技大学 基于SOI的应变Si沟道倒梯形栅CMOS集成器件及制备方法
US10529738B2 (en) * 2016-04-28 2020-01-07 Globalfoundries Singapore Pte. Ltd. Integrated circuits with selectively strained device regions and methods for fabricating same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5158907A (en) 1990-08-02 1992-10-27 At&T Bell Laboratories Method for making semiconductor devices with low dislocation defects
CA2062134C (en) 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
JP2740087B2 (ja) * 1992-08-15 1998-04-15 株式会社東芝 半導体集積回路装置の製造方法
CA2131668C (en) * 1993-12-23 1999-03-02 Carol Galli Isolation structure using liquid phase oxide deposition
US5773328A (en) * 1995-02-28 1998-06-30 Sgs-Thomson Microelectronics, Inc. Method of making a fully-dielectric-isolated fet
US5847419A (en) 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
US5770484A (en) * 1996-12-13 1998-06-23 International Business Machines Corporation Method of making silicon on insulator buried plate trench capacitor
JPH10326837A (ja) * 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
DE19720008A1 (de) * 1997-05-13 1998-11-19 Siemens Ag Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US5981148A (en) * 1997-07-17 1999-11-09 International Business Machines Corporation Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby
US5977600A (en) * 1998-01-05 1999-11-02 Advanced Micro Devices, Inc. Formation of shortage protection region

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