JP5096681B2

JP5096681B2 - 半導体装置の製造方法

Info

Publication number: JP5096681B2
Application number: JP2006043418A
Authority: JP
Inventors: 諭村松
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-02-21
Filing date: 2006-02-21
Publication date: 2012-12-12
Anticipated expiration: 2026-02-21
Also published as: US20070194389A1; CN101079445A; JP2007227421A; US20090047767A1; TW200739906A; US7642151B2; TWI353055B; CN101079445B

Description

本発明は、半導体装置およびその製造方法に関する。

図７は、従来の半導体装置を示す断面図である。半導体装置１００においては、シリコン基板１０１上に、ＳｉＧｅエピタキシャル層１０２およびシリコンエピタキシャル層１０３が順に積層されている。また、シリコンエピタキシャル層１０３中には、ソース・ドレイン領域１１１およびゲート電極１１２等により構成されたＦＥＴ（電界効果トランジスタ）１１０が形成されている。ＦＥＴ１１０は、周囲に形成されたＳＴＩ（Shallow Trench Isolation）１０４によって、他の素子と隔離されている。

なお、本発明に関連する先行技術文献としては、特許文献１，２が挙げられる。
特開平１０−２８４７２２号公報米国特許第６１２１１００号明細書

上述の半導体装置１００においては、ＳｉＧｅエピタキシャル層１０２がシリコンエピタキシャル層１０３に二軸応力を与えており、それによりシリコンエピタキシャル層１０３に格子歪みが生じている。すなわち、半導体装置１００の製造においては、いわゆる歪みシリコンプロセスが用いられている。このプロセスにおいて形成されるウエハは、歪みシリコンウエハと呼ばれる。このような歪みシリコンウエハを用いることにより、ＦＥＴにおけるキャリア移動度の増大を図ることができる。

しかしながら、上記構成の半導体装置１００には、シリコンエピタキシャル層１０３に結晶欠陥（転位）が生じ易いという問題がある。図７においては、結晶欠陥が生じている様子を模式的に線Ｌ１で示している。結晶欠陥が生じる一因としては、次のことが考えられる。すなわち、歪みシリコンウエハは、ＳｉＧｅエピタキシャル層１０２とシリコンエピタキシャル層１０３との間の応力を緩和するように湾曲する。すると、その湾曲したウエハを真空チャッキング等する際に無理な力がウエハにかかることとなり、それにより結晶欠陥が生じてしまうのである。かかる結晶欠陥は、リーク電流の増加等、半導体装置の電気的特性の劣化につながってしまう。

本発明による半導体装置は、シリコン基板と、上記シリコン基板上に設けられた歪み付与層と、上記歪み付与層上に設けられたシリコン層と、上記シリコン層中に設けられた電界効果トランジスタと、上記電界効果トランジスタの周囲に設けられ、上記シリコン層を貫通して上記歪み付与層まで達する素子分離領域と、を備え、上記歪み付与層は、上記電界効果トランジスタのソース・ドレイン領域と離間しているとともに、上記シリコン層中の上記電界効果トランジスタのチャネル部に格子歪み（Strain）を生じさせ、上記素子分離領域は、上記シリコン層および上記歪み付与層を貫通して上記シリコン基板の内部まで達しており、上記歪み付与層は、上記素子分離領域を形成した後、上記シリコン基板上に形成されることを特徴とする。

この半導体装置においては、歪み付与層により、シリコン層中のＦＥＴのチャネル部に格子歪みが生じている。これにより、ＦＥＴにおけるキャリア移動度を増大させることができる。このことは、ＦＥＴひいては半導体装置の電気的特性の向上に寄与する。さらに、素子分離領域がシリコン層を貫通して歪み付与層まで達している。このため、この半導体装置の製造の際、シリコンウエハの湾曲は、素子分離領域で区画された領域毎に起こることになる。すなわち、シリコンウエハが全体として大きく湾曲するのを防ぐことができる。これにより、シリコン層における結晶欠陥の発生を抑制することができる。

また、本発明による半導体装置の製造方法は、電界効果トランジスタを備える半導体装置を製造する方法であって、第１シリコン基板上に、上記電界効果トランジスタが形成される領域を包囲するように素子分離領域を形成する工程と、上記素子分離領域が形成された上記第１シリコン基板上に歪み付与層をエピタキシャル成長させる工程と、上記歪み付与層上に、シリコン層をエピタキシャル成長させる工程と、上記シリコン層中に、ソース・ドレイン領域が上記歪み付与層と離間するように上記電界効果トランジスタを形成する工程と、を含み、上記歪み付与層は、上記シリコン層中の上記電界効果トランジスタのチャネル部に格子歪みを生じさせるものであり、上記素子分離領域を形成する工程においては、第２シリコン基板中に上記素子分離領域を形成した後、上記第２シリコン基板を表層側から薄化して上記第１シリコン基板を形成することを特徴とする。

この製造方法においては、歪み付与層上にシリコン層を形成している。このため、この方法によって製造される半導体装置においては、歪み付与層により、シリコン層中のＦＥＴのチャネル部に格子歪みが生じる。これにより、ＦＥＴにおけるキャリア移動度を増大させることができる。このことは、ＦＥＴひいては半導体装置の電気的特性の向上に寄与する。さらに、シリコン基板上に素子分離領域を形成した後に、歪み付与層およびシリコン層を形成している。このため、シリコンウエハの湾曲は、素子分離領域で区画された領域毎に起こることになる。すなわち、シリコンウエハが全体として大きく湾曲するのを防ぐことができる。これにより、シリコン層における結晶欠陥の発生を抑制することができる。

本発明によれば、電気的特性に優れた半導体装置およびその製造方法が実現される。

以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。

シリコン基板１０上には、歪み付与層２０が設けられている。本実施形態において歪み付与層２０は、ＳｉＧｅ層である。歪み付与層２０上には、シリコン層３０が設けられている。これらの歪み付与層２０およびシリコン層３０は、エピタキシャル成長法により形成されたエピタキシャル層である。歪み付与層２０は、シリコン層３０に二軸応力を与えることにより、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みを生じさせている。この二軸応力は、歪み付与層２０とシリコン層３０との界面に平行である。

シリコン層３０中には、ＦＥＴ４０が設けられている。ＦＥＴ４０は、ソース・ドレイン領域４２、ＳＤ extension領域（ＬＤＤ（Light Doped Drain）領域）４３、ゲート電極４４およびサイドウォール４６を含んでいる。ここで、ソース・ドレイン領域４２と上述の歪み付与層２０とは、互いに離間している。

なお、ＦＥＴ４０は、Ｎチャネル型ＦＥＴであってもよいし、Ｐチャネル型ＦＥＴであってもよい。図１においては１つのＦＥＴ（ＦＥＴ４０）のみが図示されているが、半導体装置１には、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴの双方が設けられていてもよい。その場合、それらのＦＥＴは、後述する素子分離領域５０によって互いに隔離される。

ＦＥＴ４０の周囲には、素子分離領域５０が設けられている。素子分離領域５０は、シリコン層３０を貫通して歪み付与層２０まで達している。特に本実施形態において素子分離領域５０は、シリコン層３０および歪み付与層２０を貫通して、シリコン基板１０の内部まで達している。この素子分離領域５０は、例えばＳＴＩである。図１からもわかるように、素子分離領域５０で囲まれた領域において、歪み付与層２０の厚みは略均一である。

図２および図３を参照しつつ、本発明による半導体装置の製造方法の第１実施形態として、半導体装置１の製造方法の一例を説明する。概括すると、この製造方法は、下記工程（ａ）〜（ｄ）を含むものである。
（ａ）シリコン基板１０上に、ＦＥＴ４０が形成される領域を包囲するように素子分離領域５０を形成する工程
（ｂ）素子分離領域５０が形成されたシリコン基板１０上に歪み付与層２０をエピタキシャル成長させる工程
（ｃ）歪み付与層２０上に、シリコン層３０をエピタキシャル成長させる工程
（ｄ）シリコン層３０中に、ソース・ドレイン領域４２が歪み付与層２０と離間するようにＦＥＴ４０を形成する工程

より詳細に説明すると、まず、シリコン基板１０ａ中に、シャロートレンチ構造の素子分離領域５０を形成する（図２（ａ））。その後、ドライエッチングによりシリコン基板１０ａを薄化し、シリコン基板１０ａを素子分離領域５０に対して後退させる（図２（ｂ））。このとき、素子分離領域５０の一部がシリコン基板１０ａ内に残るようにする。これにより、ＦＥＴ４０が形成される領域を包囲する素子分離領域５０がシリコン基板１０上に形成される。

すなわち、素子分離領域５０を形成する工程においては、シリコン基板１０ａの表層に素子分離領域５０を形成した後、シリコン基板１０ａを上記表層側から薄化している。

続いて、シリコン基板１０上に歪み付与層２０をエピタキシャル成長させた後、歪み付与層２０上にシリコン層３０をエピタキシャル成長させる（図３（ａ））。その後、シリコン層３０上に、ゲート電極４４およびサイドウォール４６を形成する（図３（ｂ））。さらに、シリコン層３０内にソース・ドレイン領域４２およびＳＤ extension領域４３を形成することにより、図１の半導体装置１が得られる。

本実施形態の効果を説明する。上記製造方法においては、歪み付与層２０上にシリコン層３０を形成している。このため、半導体装置１においては、歪み付与層２０により、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みが生じる。これにより、ＦＥＴ４０におけるキャリア移動度を増大させることができる。このことは、ＦＥＴ４０ひいては半導体装置１の電気的特性の向上に寄与する。

さらに、素子分離領域５０がシリコン層３０を貫通して歪み付与層２０まで達している。このため、半導体装置１の製造の際、シリコンウエハの湾曲は、素子分離領域５０で区画された領域毎に起こることになる。すなわち、シリコンウエハが全体として大きく湾曲するのを防ぐことができる。これにより、シリコン層３０における結晶欠陥の発生を抑制することができる。よって、電気的特性に優れた半導体装置１およびその製造方法が実現されている。

歪み付与層２０としてＳｉＧｅ層が用いられている。ＳｉＧｅ層は、ＦＥＴ４０のチャネル部に格子歪みを生じさせる層として好適に機能することができる。

素子分離領域５０が、シリコン層３０および歪み付与層２０を貫通してシリコン基板１０まで達している。このため、素子分離領域５０を境として、歪み付与層２０が完全に分断されている。これにより、上述の問題、すなわちシリコンウエハが全体として大きく湾曲するという問題を、より確実に防ぐことができる。特に本実施形態においては、素子分離領域５０がシリコン基板１０の内部まで達している。これにより、上記問題が防止される確実性が一層高まる。

素子分離領域５０を形成する工程においては、シリコン基板１０ａの表層に素子分離領域５０を形成した後、シリコン基板１０ａを上記表層側から薄化している。こうすることにより、素子分離領域５０がシリコン基板１０の内部まで達した構造を、容易に実現することができる。

素子分離領域５０で囲まれた領域において、歪み付与層２０の厚みは略均一である。かかる構造により、歪み付与層２０は、シリコン層３０に対して好適に二軸応力を付与することができる。

Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴの双方が半導体装置１に設けられている場合、本実施形態の有用性が特に高くなる。なぜならば、シリコン層３０に二軸応力を与えた場合、一軸応力を与えた場合とは異なり、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴの双方においてキャリア移動度の増大という効果が得られるからである。

ところで、従来の半導体装置としては、上述した図７に示したもの以外にも、図８および図９に示すものがある。

図８は、特許文献１に記載の半導体装置を示す断面図である。半導体装置２００においては、シリコン基板２０１上に、ボロンがドープされたシリコンエピタキシャル層２０２、シリコンエピタキシャル層２０３、ＳｉＧｅエピタキシャル層２０４およびシリコンエピタキシャル層２０５が順に積層されている。また、シリコンエピタキシャル層２０２、シリコンエピタキシャル層２０３、ＳｉＧｅエピタキシャル層２０４およびシリコンエピタキシャル層２０５の４層にわたって、ソース・ドレイン領域２１１が形成されている。このソース・ドレイン領域２１１は、ゲート電極２１２と共に、ＦＥＴ２１０を構成している。ＦＥＴ２１０の周囲には、ＳＴＩ２０６が形成されている。

このように半導体装置２００においては、ＳｉＧｅエピタキシャル層２０４中にソース・ドレイン領域２１１が形成されている。これは、ＳｉＧｅ層中のホールキャリアの移動度の方が、シリコン層中のそれよりも高いという性質を利用するためである。すなわち、ＳｉＧｅ層をホールキャリアの移動経路として用いることにより、電気的特性の向上を図っている。

ここで、仮に半導体装置１において歪み付与層２０中にソース・ドレイン領域４２を形成したとすると、ソース・ドレイン領域４２を形成する際のイオン注入によって、歪み付与層２０のストレスが緩和してしまう。すると、シリコン層３０に二軸応力を与えるという歪み付与層２０の機能が低下してしまう。かかる観点から、半導体装置１においては、歪み付与層２０とソース・ドレイン領域４２とを互いに離間させているのである。

図９は、特許文献２に記載の半導体装置を示す断面図である。半導体装置３００においては、シリコン基板３０１に、ソース・ドレイン領域３１１およびゲート電極３１２等により構成されたＰチャネル型ＦＥＴ３１０が設けられている。このソース・ドレイン領域３１１は、ＳｉＧｅエピタキシャル層として形成されている。また、Ｐチャネル型ＦＥＴ３１０の周囲には、ＳＴＩ３０２が形成されている。

図１０を参照しつつ、半導体装置３００の製造方法を説明する。まず、シリコン基板３０１中にＳＴＩ３０２を形成する（図１０（ａ））。次に、シリコン基板３０１上にゲート電極３１２を形成する（図１０（ｂ））。その後、シリコン基板３０１におけるソース・ドレイン領域３１１となる領域をエッチングすることにより、凹部３１１ａを形成する（図１０（ｃ））。続いて、凹部３１１ａ中に、ＳｉＧｅ層をエピタキシャル成長させることにより、ソース・ドレイン領域３１１を形成する。これにより、図９の半導体装置３００が得られる。

この半導体装置３００においては、ソース・ドレイン領域３１１からシリコン基板３０１に一軸応力が与えられている。これにより、Ｐチャネル型ＦＥＴ３１０の電気的特性を向上させることができる。しかし、その一方で、一軸応力では、Ｎチャネル型ＦＥＴの電気的特性を向上させることはできない、それどころか劣化させてしまう。そのため、半導体装置３００の製造においては、Ｎチャネル型ＦＥＴが形成される領域をマスクで覆った状態で、Ｐチャネル型ＦＥＴが形成される領域に凹部３１１ａを形成する必要がある。それゆえ、製造工程数が増加し、製造が複雑化してしまう。

これに対して、本実施形態によれば、歪み付与層２０による二軸応力を利用しているため、上述のとおり、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴの双方の電気的特性を向上させることができる。よって、製造工程数の増大を抑えることができる。

（第２実施形態）
図４は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。シリコン基板１０、歪み付与層２０、シリコン層３０およびＦＥＴ４０の構成は、半導体装置１におけるものと同様である。

半導体装置２においては、素子分離領域５０の構成が半導体装置１と相違している。すなわち、半導体装置１においては、素子分離領域５０がシリコン基板１０と歪み付与層２０との間の界面を突き抜けて、シリコン基板１０の内部まで達していた。これに対し、半導体装置２においては、素子分離領域５０の一端が上記界面に止まっている。

図５を参照しつつ、本発明による半導体装置の製造方法の第２実施形態として、半導体装置２の製造方法の一例を説明する。この製造方法も、上述した第１実施形態と同様に、上記工程（ａ）〜（ｄ）を含む。

より詳細に説明すると、まず、シリコン基板１０上に、絶縁膜５０ａを形成する（図５（ａ））。次に、この絶縁膜５０ａの一部（素子分離領域５０となる部分）を残して、他の部分をフォトリソグラフィ法等により除去する（図５（ｂ））。これにより、ＦＥＴ４０が形成される領域を包囲する素子分離領域５０がシリコン基板１０上に形成される。

すなわち、素子分離領域５０を形成する工程においては、シリコン基板１０上に絶縁膜５０ａを形成した後、絶縁膜５０ａをパターニングして素子分離領域５０としている。

続いて、シリコン基板１０上に歪み付与層２０をエピタキシャル成長させた後、歪み付与層２０上にシリコン層３０をエピタキシャル成長させる（図５（ｃ））。その後、ＦＥＴ４０を形成することにより、図４の半導体装置２が得られる。

本実施形態の効果を説明する。本実施形態においても、歪み付与層２０により、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みが生じる。これにより、ＦＥＴ４０におけるキャリア移動度を増大させることができる。このことは、ＦＥＴ４０ひいては半導体装置２の電気的特性の向上に寄与する。

さらに、素子分離領域５０がシリコン層３０を貫通して歪み付与層２０まで達している。このため、半導体装置２の製造の際、シリコンウエハの湾曲は、素子分離領域５０で区画された領域毎に起こることになる。すなわち、シリコンウエハが全体として大きく湾曲するのを防ぐことができる。これにより、シリコン層３０における結晶欠陥の発生を抑制することができる。よって、電気的特性に優れた半導体装置２およびその製造方法が実現されている。

素子分離領域５０が、シリコン層３０および歪み付与層２０を貫通してシリコン基板１０まで達している。このため、素子分離領域５０を境として、歪み付与層２０が完全に分断されている。これにより、シリコンウエハが全体として大きく湾曲するという問題を、より確実に防ぐことができる。

素子分離領域５０を形成する工程においては、シリコン基板１０上に絶縁膜５０ａを形成した後、絶縁膜５０ａをパターニングして素子分離領域５０としている。こうすることにより、素子分離領域５０がシリコン基板１０まで達した構造を、容易に実現することができる。なお、本実施形態のその他の効果は、第１実施形態と同様である。

本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施形態においては、素子分離領域５０が歪み付与層２０を貫通している例を示した。しかし、素子分離領域５０は、歪み付与層２０まで達していればよく、歪み付与層２０を貫通している必要はない。例えば、図６（ａ）に示すように、素子分離領域５０の一端が歪み付与層２０の内部に止まっていてもよい。あるいは、図６（ｂ）に示すように、素子分離領域５０の一端が歪み付与層２０とシリコン層３０との間の界面に止まっていてもよい。

また、歪み付与層２０の材料は、ＳｉＧｅには限られない。ＦＥＴ４０のチャネル部に格子歪みを生じさせるものであれば、ＳｉＧｅ以外の材料を用いてもよい。

また、上記実施形態においては二軸応力のみを利用した例を示した。しかし、二軸応力と一軸応力とを併用してもよい。その場合、例えば、半導体装置１または半導体装置２において、ソース・ドレイン領域４２をＳｉＧｅエピタキシャル層として形成すればよい。

本発明による半導体装置の第１実施形態を示す断面図である。（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を示す工程図である。（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を示す工程図である。本発明による半導体装置の第２実施形態を示す断面図である。（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の第２実施形態を示す工程図である。（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置を示す断面図である。従来の半導体装置を示す断面図である。特許文献１に記載の半導体装置を示す断面図である。特許文献２に記載の半導体装置を示す断面図である。（ａ）〜（ｃ）は、図９の半導体装置の製造方法を示す工程図である。

符号の説明

１半導体装置
２半導体装置
１０シリコン基板
１０ａシリコン基板
２０歪み付与層
３０シリコン層
４０ＦＥＴ
４２ソース・ドレイン領域
４３ＳＤ extension領域
４４ゲート電極
４６サイドウォール
５０素子分離領域
５０ａ絶縁膜

Claims

電界効果トランジスタを備える半導体装置を製造する方法であって、
第１シリコン基板上に、前記電界効果トランジスタが形成される領域を包囲するように素子分離領域を形成する工程と、
前記素子分離領域が形成された前記第１シリコン基板上に歪み付与層をエピタキシャル成長させる工程と、
前記歪み付与層上に、シリコン層をエピタキシャル成長させる工程と、
前記シリコン層中に、ソース・ドレイン領域が前記歪み付与層と離間するように前記電界効果トランジスタを形成する工程と、を含み、
前記歪み付与層は、前記シリコン層中の前記電界効果トランジスタのチャネル部に格子歪みを生じさせるものであり、
前記素子分離領域を形成する工程においては、第２シリコン基板中に前記素子分離領域を形成した後、前記第２シリコン基板を表層側から薄化して前記第１シリコン基板を形成する半導体装置の製造方法。