JP3628472B2 - Mosfet及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、pMOSFETの製造方法に関するものである。
【0002】
【従来の技術】
従来、このような分野の技術としては、文献名Sophie Verdonckt−Vandebroek et al.:SiGe−Channel Heterojunction p−MOSFET’s,IEEE TRANSACTIONS ON ELECTRON DEVICES,Vol.41,P.90(1994)に開示されるものがあった。
【0003】
正孔移動度の高いSiGeを用い、さらに均一性の良いSi/SiGe界面を形成し、ここにチャネルを形成すれば、高速のMOSFETが実現できると考えられる。これは現在のSiプロセスとの整合性も良く、次世代のデバイスとして有望である。現在までに、このようなSiGeMOSFETの研究が盛んに行われてきた。
【0004】
図4はかかる従来のSiGe・pMOSFETの製造工程断面図である。
【0005】
(1)まず、既知の技術によりN型Si(100)基板21にフィールド酸化膜22を形成することにより、アクティブ領域を形成する〔図4(A)参照〕。
【0006】
(2)次に、例えば、UHV(超高真空:Ultra High Vacuum)−CVD装置を用いて、ボロンドープSi膜(Boron doped−Si膜)(5nm)23、バッファSi膜(Buffer−Si膜)(5nm)24、SiGe膜(10nm)25、キャップSi膜(Cap−Si)(5nm)26をアクティブ領域上のみに選択的にエピタキシャル成長させる。
【0007】
ボロンドープSi膜23はボロンがドープされたSi層であり、このボロン濃度を調節して、トランジスタの閾値電圧Vtを制御し、またチャネルをSiGe膜に形成する。ボロン濃度は、例えば、1018cm-3とする。バッファSi膜24は、続くSiGe膜25のエピタキシャル成長を歪み緩和なしに容易に成長させるための、不純物の導入されていないSi層である。SiGe膜25は正孔移動度がSiよりも高いGeが導入されているので、Siのみの層よりも正孔移動度が高い。
【0008】
したがって、このSiGe層25にチャネルを形成すれば、通常のSi・MOSFETよりもgm(相互コンダクタンス)が高くなる。キャップSi膜26は後述するゲート酸化膜とSiGe層25が接するのを防ぎ、その結果、ゲート酸化膜にGeに起因する界面準位や固定電荷が増加するのを防ぐための、不純物が導入されていないSi層である。ただし、Siエピタキシャル成長に用いるガスは、例えばSiH4 を用い、ボロンドープSiエピタキシャル成長には、例えばSiH4 とB2 H6 を用いる。
【0009】
SiGeエピタキシャル成長には、例えばSiH4 とGeH4 を用いる。また、エピタキシャル成長中の基板温度は、例えば550〜600℃とし、SiGe中のGe濃度は例えば40%とする。続いて、キャップSi膜26上にCVD装置により、SiO2 ゲート酸化膜(20nm)27を形成する〔図4(B)参照)。更に、ゲート電極となる多結晶Si膜(1500Å)28をCVD法により堆積し、低抵抗化のためにリンをイオン注入する〔図4(C)参照〕。
【0010】
この多結晶Si膜28中リンの活性化のために、N2 中、800℃、30分のアニール処理をする。このように、リンのイオン注入により、多結晶Si膜28を低抵抗化すると、リン拡散処理に比べ低温処理が可能となり、SiGe膜25の歪緩和を避けることができる。この後、ゲート電極をパターニングするためのマスクになるレジストパターン(図示なし)が形成される。
【0011】
このレジストパターンをマスクとし、SiO2 ゲート酸化膜27あるいは多結晶Si膜28の不要部分がエッチングされて、ゲート酸化膜29、ゲート電極30が形成される〔図4(D)参照〕。
【0012】
更に、ボロンをイオン注入することにより、ソース領域32、ドレイン領域33が形成され、SiGe・pMOSFETが作製される〔図4(E)参照〕。
【0013】
【発明が解決しようとする課題】
しかしながら、以上に述べた従来の方法により作製したSiGe・pMOSFETにおいて、ゲート電圧の絶対値を大きくしていくと、キャップSi層にもチャネルが形成されてしまうという欠点があった(図5参照)。
【0014】
因みに、図5はゲート電圧(V)に対するホール濃度(1012cm-2)を示す特性図であり、n+ ゲートSiGe・pMOSFETにおけるSi−キャップ及びSiGe−チャネルチャージの1次元シュミレーションであり、Geドーズを有する傾斜したSiGeと一定のSiGeとが比較されている。SiGeチャネルは15nm幅、Siキャップ層は5nm幅、酸化膜の膜厚は7nmであり、閾値は調整されている。つまり、図5において、実線は傾斜した30−15%Geの場合、点線はフラット22.5%Geの場合を示している。
【0015】
SiGe・pMOSFETでは、ボロンドープSi層中のボロン濃度を調節することにより、Siよりも正孔移動度の高いSiGe層のみにチャネルが形成されるので、gmが大きくなるという利点がある。しかし、キャップSi層の方がSiGe層よりもゲート酸化膜に近いので、ゲート電圧の絶対値が大きくなってくると、キャップSi層にもチャネルが形成されてしまう(図6参照)。
【0016】
因みに、図6(a)はn+ ゲート・SiGe−チャネルMOSFETで300Kの場合の、図6(b)はp+ ゲート・SiGe−チャネルMOSFETの場合のエネルギーバンドダイヤグラム及びホール濃度プロファイルであり、バンドダイヤグラムは、Vg=−2.0Vが得られている。
【0017】
このため、SiGe層のみにチャネルが形成される場合と比べ、移動度が低下してしまい、SiGeMOSFETのメリットがなくなってしまう。もし、キャップSi層を形成しなければ、ゲート酸化膜にGeに起因する界面準位や固定電荷が発生し、トランジスタの閾値電圧が変動してしまう。
【0018】
本発明は、上記問題点を除去し、キャップSi層にはチャネルが形成されることがなく、しかもトランジスタの閾値電圧が変動することのない、安定なMOSFET及びその製造方法を提供することを目的とする。
【0019】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔1〕MOSFETの製造方法において、半導体基板(21)のアクティブ領域にボロンドープSi膜(23)、バッファSi膜(24)、SiGe膜(25)、キャップSi膜(26)をエピタキシャル成長させる工程と、前記キャップSi膜(26)の上にCVD装置によりSiO2 ゲート酸化膜(27)を堆積した後、ゲート電極(30)となる多結晶Si膜(28)をCVD法により堆積する工程と、低抵抗化のためにリンをイオン注入した後、前記多結晶Si膜(28)中リンの活性化のためにアニール処理し、ホトリソエッチングにより、ゲート酸化膜(29)、ゲート電極(30)を形成する工程と、前記キャップSi膜(26)のみのエッチングにより、キャップSi層(31)を形成する工程と、前記ゲート電極(30)をマスクとしてボロンイオン注入を行い、ソース・ドレイン領域(32,33)を形成する工程とを施すようにしたものである。
【0020】
〔2〕MOSFETの製造方法において、半導体基板(21)のアクティブ領域にボロンドープSi膜(23)、バッファSi膜(24)、SiGe膜(25)、キャップSi膜(26)をエピタキシャル成長させる工程と、前記キャップSi膜(26)の上にCVD装置によりSiO2 ゲート酸化膜(27)を堆積した後、ゲート電極(30)となる多結晶Si膜(28)をCVD法により堆積する工程と、低抵抗化のためにリンをイオン注入した後、前記多結晶Si膜(28)中リンの活性化のためにアニール処理し、ホトリソエッチングにより、ゲート酸化膜(29)、ゲート電極(30)を形成する工程と、前記ゲート電極(30)をマスクとしてボロンイオン注入を行いソース・ドレイン領域(32,33)を形成する工程と、前記キャップSi膜(26)のみをエッチングし、キャップSi層(31)を形成する工程とを施すようにしたものである。
【0021】
〔3〕MOSFETであって、上記〔1〕又は〔2〕記載のMOSFETの製造方法によって得られるようにしたものである。
【0022】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0023】
図1は本発明の第1実施例を示すSiGe・pMOSFETの製造工程断面図である。
【0024】
(1)まず、既知の技術により、N型Si(100)基板21にフィールド酸化膜22を形成することにより、アクティブ領域を形成する〔図1(A)参照〕。
【0025】
(2)次に、例えば、UHV−CVD装置を用いて、ボロンドープSi膜(5nm)23、バッファSi膜(5nm)24、SiGe膜(10nm)25、キャップSi膜(5nm)26をアクティブ領域上のみに、選択的にエピタキシャル成長させる。ここで、ボロンドープSi膜23はボロンがドープされたSi層であり、このボロン濃度を調節してトランジスタの閾値電圧Vtを制御し、またチャネルをSiGe膜25に形成する。
【0026】
ボロン濃度は、例えば1018cm-3とする。バッファSi膜24は、続くSiGe膜のエピタキシャル成長を歪み緩和なしに容易に成長させるための、不純物が導入されていないSi層である。SiGe膜25は正孔移動度がSiよりも高いGeが導入されているので、Siのみの層よりも正孔移動度が高い。したがって、このSiGe膜25にチャネルを形成すれば、通常のSi・MOSFETよりもgmが高くなる。つまり、MOSFETのソースとドレイン間の相互コンダクタンスは高くなり、ドレイン電流を大きくとることができるとともに、動作の高速化を図ることができる。
【0027】
キャップSi膜26は後述するゲート酸化膜とSiGe膜25が接するのを防ぎ、その結果、ゲート酸化膜にGeに起因する界面準位や固定電荷が増加するのを防ぐための、不純物が導入されていないSi層である(図2参照)。ただし、Siエピタキシャル成長に用いるガスは、例えば、SiH4 を用い、ボロンドープSiエピタキシャル成長には、例えば、SiH4 とB2 H6 を用いる。SiGeエピタキシャル成長には、例えば、SiH4 とGeH4 を用いる。また、エピタキシャル成長中の基板温度は、例えば、550〜600℃とし、SiGe膜25中のGe濃度は、例えば、40%とする。続いて、このキャップSi膜26の上にCVD装置により、SiO2 ゲート酸化膜(20nm)27を形成する〔図1(B)参照〕。
【0028】
因みに、図2はフラットバンド電圧のキャップSi膜厚依存性の実験結果を示す図であり、キャップSiがないときGeに起因する界面準位が固定電荷のためにキャップSiがあるときに比べてVfb(フラットバンド電圧)がシフトしている。UHV−CVDによるSi0.66Geo.34と、RTA(高速熱処理)−CVDによるSi0.74Geo.26をノンドープバッファSi上にエピタキシャル成長させた。
【0029】
(3)更に、ゲート電極となる多結晶Si膜(1500Å)28をCVD法により堆積し、低抵抗化のためにリンをイオン注入する〔図1(C)参照〕。
【0030】
この多結晶Si膜中リンの活性化のために、N2 中、800℃、30分のアニール処理をする。
【0031】
このようにリンのイオン注入により、多結晶Si膜28を低抵抗化すると、リン拡散処理に比べ低温処理が可能となり、SiGe膜25の歪み緩和を避けることができる。
【0032】
(4)この後、ゲート電極をパターニングするためのマスクになるレジストパターン(図示せず)が形成される。このレジストパターンをマスクとし、ゲート酸化膜27あるいは多結晶Si膜28の不要部分がエッチングされて、ゲート酸化膜29、ゲート電極30が形成される〔図1(D)参照〕。
【0033】
(5)次に、例えばエッチャント、KOH 100g+K2 Cr2 O7 +propanol 100ml+water 400ml〔D.Godbey,H.Hughes,and F.Kub:A Si0.7 Ge0.3 strained−layer etch stop for the generation of thin layer udoped silicon,Appl.Phys.Lett.56,P.373(1990)参照〕により、キャップSi膜26のみを選択的にエッチングする〔図1(E)参照〕。
【0034】
これにより、キャップSi膜26がエッチングされ、キャップSi層31が形成される。
【0035】
(6)この結果、次工程のイオン注入により形成されるソース・ドレイン領域とキャップSi層31が分離され、かつ、SiGe膜25はエッチングされずに残る。続いて、B(BF2 でもよい)をイオン注入することにより、ソース領域32、ドレイン領域33が形成され、SiGe・pMOSFETが完成する〔図1(F)参照〕。
【0036】
上記工程において特徴的なのは、サイドウォールエッチング後のウェットエッチによるキャップSi層26の選択エッチング(Siのみエッチングし、SiGeはエッチングしないこと)である。これにより、キャップSi層31とソース・ドレイン領域32,33が分離されるので、印加ゲート電圧の絶対値を大きくしても、キャップSi層31にはチャネルが形成されない。
【0037】
SiGe膜25は選択エッチング時に除去されずに残るので、ボロンドープSi層23中のボロン濃度を調節することにより、このSiGe層25のみにチャネルが形成される。また、キャップSi層31の膜厚は5nmと薄いので、等方的なウェットエッチによるゲート酸化膜下のキャップSi層31エッチングは、ゲート長(例えば0.2μm)に比べ無視できる。更に、ゲート多結晶Si膜(例えば1500Å)の上部もエッチングされてしまうが、同様な理由により問題は生じない。
【0038】
このように、第1実施例によれば、キャップSi層により、SiGe膜とゲート酸化膜が接していないので、ゲート酸化膜にGeに起因する界面準位や固定電荷が発生しない(図2参照)。
【0039】
また、キャップSi層がソース・ドレイン領域と分離されているので、ゲート電圧を高くしてもキャップSi層にはチャネルが形成されない。
【0040】
SiGe層は選択エッチング時に除去されずに残るので、ボロンドープSi層中のボロン濃度を調節することにより、Siよりも移動度の高いSiGeのみにチャネルが形成されている。
【0041】
したがって、ゲート電圧の値にかかわらず、gmの大きい、つまりドレイン電流が大きく、高速動作が可能なMOSFETを実現することができる。
【0042】
次に、本発明の第2実施例について説明する。
【0043】
図3は本発明の第2実施例を示すSiGe・pMOSFETの製造工程断面図である。
【0044】
(1)まず、既知の技術により、N型Si(100)基板21にフィールド酸化膜22を形成することにより、アクティブ領域を形成する〔図3(A)参照〕。
【0045】
(2)次に、例えば、UHV−CVD装置を用いて、ボロンドープSi膜(5nm)23、バッファSi膜(5nm)24、SiGe膜(10nm)25、キャップSi膜(5nm)26をアクティブ領域上のみに、選択的にエピタキシャル成長させる。ここで、ボロンドープSi膜23はボロンがドープされたSi層であり、このボロン濃度を調節して、トランジスタの閾値電圧Vtを制御し、また、チャネルをSiGe膜25に形成する。
【0046】
ボロン濃度は、例えば1018cm-3とする。バッファSi膜24は、続くSiGeのエピタキシャル成長を歪み緩和なしに容易に成長させるための、不純物の導入されていないSi層である。SiGe膜25は正孔移動度がSiよりも高いGeが導入されているので、Siのみの層よりも正孔移動度が高い。
【0047】
したがって、このSiGe層25にチャネルを形成すれば、通常のSiMOSFETよりもgmが高くなる。
【0048】
キャップSi膜26は、後述するゲート酸化膜とSiGe層25が接するのを防ぎ、その結果、ゲート酸化膜にGeに起因する界面準位や固定電荷が増加するのを防ぐための、不純物が導入されていないSi層である(図2参照)。ただし、Siエピタキシャル成長に用いるガスは、例えば、SiH4 を用い、ボロンドープSiエピタキシャル成長には、例えばSiH4 とB2 H6 を用いる。
【0049】
SiGeエピタキシャル成長には、例えば、SiH4 とGeH4 を用いる。また、エピタキシャル成長中の基板温度は、例えば、550〜600℃とし、SiGe中のGe濃度は、例えば40%とする。次に、キャップSi膜26の上にCVD装置により、SiO2 ゲート酸化膜(20nm)27を形成する〔図3(B)参照〕。
【0050】
(3)更に、ゲート電極となる多結晶Si膜28をCVD法により堆積し、低抵抗化のためにリンをイオン注入する〔図5(C)参照〕。この多結晶Si中リンの活性化のためにN2 中、800℃、30分のアニール処理をする。
【0051】
このように、リンのイオン注入により、多結晶Si膜28を低抵抗化すると、リン拡散処理に比べ低温処理が可能となり、SiGe膜25の歪み緩和を避けることができる。
【0052】
(4)この後、ゲート電極をパターニングするためのマスクになるレジストパターン(図示なし)が形成される。このレジストパターンをマスクとしゲート酸化膜27あるいは多結晶Si膜28の不要部分がエッチングされてゲート酸化膜29、ゲート電極30が形成される〔図3(D)参照〕。
【0053】
(5)次に、B(BF2 でもよい)をイオン注入することにより、ソース領域32、ドレイン領域33が形成される〔図3(E)参照〕。
【0054】
(6)更に、たとえばエッチャント、KOH 100g+K2 Cr2 O7 +propanol 100ml+water 400mlにより、キャップSi膜26のみを選択的にエッチングして、Si・GeMOSFETを完成する〔図3(F)参照〕。
【0055】
このエッチングにより、キャップSi膜26がエッチングされ、キャップSi層31となる。この結果、ソース・ドレイン領域32,33とキャップSi層31が分離され、かつSiGe膜25はエッチングされずに残る。
【0056】
この実施例においても、第1実施例と同様の作用効果を奏することができる。
【0057】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【0058】
【発明の効果】
以上、詳細に説明したように、本発明によれば、次のような効果を奏することができる。
【0059】
(1)請求項1記載の発明によれば、キャップSi層がソース・ドレイン領域と分離されるようにしたので、キャップSi層にはチャネルが形成されることがなく、しかもトランジスタの閾値電圧が変動することのない安定なMOSFETを提供することができる。
【0060】
(2)請求項2又は3記載の発明によれば、ゲートを形成した後に、ウェットエッチングにより、ゲート下のキャップSi層は残しアクティブ領域上のキャップSiのみを除去するようにしたので、Siよりも移動度の高いSiGeのみにチャネルを形成することができる。
【0061】
したがって、ゲート電圧の値にかかわらず、gmの大きい、つまりドレイン電流が大きく、高速動作が可能なMOSFETが実現できる。
【図面の簡単な説明】
【図1】本発明の第1実施例を示すSiGe・pMOSFETの製造工程断面図である。
【図2】フラットバンド電圧のキャップSi膜厚依存性の実験結果を示す図である。
【図3】本発明の第2実施例を示すSiGe・pMOSFETの製造工程断面図である。
【図4】従来のSiGe・pMOSFETの製造工程断面図である。
【図5】ゲート電圧に対するホール濃度特性図である。
【図6】エネルギーバンドダイヤグラム及びホール濃度フロファイルを示す図である。
【符号の説明】
21 N型Si(100)基板
22 フィールド酸化膜
23 ボロンドープSi膜
24 バッファSi膜
25 SiGe膜
26 キャップSi膜
27,29 SiO2 ゲート酸化膜
28 多結晶Si膜
30 ゲート電極(多結晶Si膜)
31 キャップSi層
32 ソース領域
33 ドレイン領域
Claims (3)
- (a)半導体基板のアクティブ領域に第1導電型の不純物がドープされたSi膜とバッファSi膜、SiGe膜、キャップSi膜をエピタキシャル成長させる工程と、
(b)前記キャップSi膜の上にゲート酸化膜を堆積した後、ゲート電極となる多結晶Si膜を堆積する工程と、
(c)前記多結晶Si膜に第2導電型の不純物をイオン注入した後、アニール処理し、ホトリソエッチングにより、ゲート酸化膜、ゲート電極を形成する工程と、
(d)前記キャップSi膜のみの選択的ウェットエッチングにより、キャップSi層を形成する工程と、
(e)前記ゲート電極をマスクとして第1導電型の不純物のイオン注入を行い、ソース・ドレイン領域を形成する工程とを施すことを特徴とするMOSFETの製造方法。 - (a)半導体基板のアクティブ領域に第1導電型の不純物がドープされたSi膜とバッファSi膜、SiGe膜、キャップSi膜をエピタキシャル成長させる工程と、
(b)前記キャップSi膜の上にゲート酸化膜を堆積した後、ゲート電極となる多結晶Si膜を堆積する工程と、
(c)前記多結晶Si膜に第2導電型の不純物をイオン注入した後、アニール処理し、ホトリソエッチングにより、ゲート酸化膜、ゲート電極を形成する工程と、
(d)前記ゲート電極をマスクとして第1導電型の不純物のイオン注入を行い、ソース・ドレイン領域を形成する工程と、
(e)前記キャップSi膜のみの選択的ウェットエッチングにより、キャップSi層を形成する工程とを施すことを特徴とするMOSFETの製造方法。 - 請求項1又は2記載のMOSFETの製造方法によって得られるMOSFET。
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