KR100733605B1 - 쇼트키―장벽 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 전계 효과 트랜지스터 제작 방법에 관한 것으로, 더욱 상세하게는 소오스/드레인 영역에 금속 실리사이드를 사용한 트랜지스터에 인장 실리콘 공정기술을 적용한 쇼트키-장벽 소스 및 드레인을 갖는 전계 효과 트랜지스터 제작 방법에 관한 것이다.
본 발명에 따른 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터의 제작 방법은 쇼트키 장벽 트랜지스터 반도체의 제조방법에 있어서, 실리콘 게르마늄 변형 반도체 기판상에 게이트 절연막, 게이트 전극, 게이트 전극의 측면에 절연성 스페이서를 형성하고, 게이트 패턴 및 스페이서를 이온 주입 마스크로 반도체 기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계; 기판 전면에 금속막을 증착하는 단계; 기판 전면을 열처리하여 금속 실리사이드를 형성하는 단계; 및 실리사이드를 형성하고 남은 금속막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 이루어진다.
실리사이드(Salicide), 인장 실리콘(Strained Silicon), 쇼트키-장벽 트랜지스터(Schottky-Barrier Transistor), 핀 구조 전계 트랜지스터(FinFET), 단 채널 효과 (Short Channel Effects), 3차원 트랜지스터, 구동 전류(Drive Current)
Description
도 1은 본 발명의 일실시예에 따른 실리콘 게르마늄 변형 반도체 기판상에서 실리사이드 게이트, 소오스/드레인을 포함하도록 하는 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터의 제작 순서를 도시한 것이다.
도 2는 본 발명의 다른 실시예에 따른 실리사이드 게이트, 소오스/드레인을 포함하는 트랜지스터 기판 전면에 실리콘 나이트라이드 캡핑(Capping)막을 증착하는 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터의 제작 순서를 도시한 것이다.
도 3은 본 발명의 또 다른 실시예에 따른 소오스/드레인 영역을 실리콘 게르마늄으로 선택적 에피택셜 성장하는 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터의 제작 순서를 도시한 것이다.
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본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 더욱 상세하게는 쇼트키-장벽 소스 및 드레인을 갖는 전계 효과 트랜지스터 제작 방법과 그 제작 방법에 의하여 제작된 전계 효과 트랜지스터에 관한 것이다.
현재, 반도체 소자의 가격을 낮추고 성능을 높이기 위해 반도체 소자의 크기는 무어의 법칙에 따라 지속적인 축소를 거듭하여 반도체 IC의 고집적을 가능하게 하였다.
그러나, 소자의 채널 길이가 100 nm 이하로 축소됨에 따라 게이트 전극의 좁은 폭으로 인하여 게이트 전극의 전기적 저항이 증가한다.
결과적으로 트랜지스터의 게이트 전극에 가해지는 전기적 신호의 전송속도는 RC지연시간에 기인하여 느려지게 된다.
이와 더불어 소오스/드레인 영역의 얕은 접합깊이에 기인한 면저항(sheet resistance)의 증가는 트랜지스터의 구동전류 감소를 초래한다.
이러한 문제를 해결하기 위해 쇼트키 장벽(금속) 소오스/드레인 기술이 적용된 쇼트키 장벽 트랜지스터가 제안되었다.
하지만 상기의 쇼트키 장벽(금속) 트랜지스터는 트랜지스터의 구동전류 증가를 위한 쇼트키 접합 저항(금속 소오스/드레인과 실리콘 채널간의 접합저항)의 감소에 어려움이 있다.
이러한 문제점에 대한 해결방향으로 금속 실리사이드를 소오스/드레인에 적용한 쇼트키 장벽(금속 실리사이드) 트랜지스터가 널리 사용되고 있다.
예를 들어, 어븀 실리사이드는 N형 트랜지스터에, 플래티늄 실리사이드는 P형 트랜지스터에 사용된다.
금속 실리사이드 기술은 게이트, 소오스/드레인 영역에 선택적으로 금속 실리사이드 막을 형성하여 상기 게이트, 소오스/드레인 영역의 저항을 획기적으로 낮추어 향후 소자의 저전력/고속화를 충족할 수 있게 한다.
쇼트키 장벽 트랜지스터에서 쇼트키 접합저항은 금속 일함수를 제어함으로써 줄일 수 있다고 알려져 있다.
하지만 이러한 금속 실리사이드를 사용한 쇼트키 장벽 트랜지스터에서 금속 일함수 제어를 통한 쇼트키 장벽 높이의 감소에 의한 쇼트키 접합 저항의 감소는 페르미 준위 고정 효과(Fermi level pinning effect)에 의해 제한된다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, 실리사이드 소오스/드레 인과 실리콘 채널 사이의 쇼트키 접합 저항을 줄여 RC-지연시간을 줄이고 구동전류를 증가시킨 쇼트키-장벽 트랜지스터 및 그 제조방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 본 발명에 따른 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 및 그 제작 방법은 쇼트키 장벽 트랜지스터 반도체의 제조방법에 있어서, (a) 실리콘 게르마늄 변형 반도체 기판상에 게이트 절연막, 게이트 전극, 게이트 전극의 측면에 절연성 스페이서를 형성하고, 게이트 패턴 및 스페이서를 이온 주입 마스크로 반도체 기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계; (b) 상기 기판 전면에 금속막을 증착하는 단계; (c) 상기 기판 전면을 열처리하여 금속 실리사이드를 형성하는 단계; 및 (d) 실리사이드를 형성하고 남은 금속막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 게이트 절연막은 유전 상수가 4.0보다 큰(High-k) 금속 산화물인 것이 바람직하다.
여기서, 상기 게이트는 고농도로 도핑 된 다결정 폴리 실리콘 또는 금속인 것이 바람직하다.
여기서, 상기 스페이서는 산화막인 것이 바람직하다.
여기서, 상기 소오스/드레인은 코발트 실리사이드, 니켈 실리사이드 또는 타이타늄 실리사이드 중 어느 하나로 이루어지는 것이 바람직하다.
또한, 본 발명에 따른 쇼트키 장벽 트랜지스터 반도체의 제조방법에 있어서, (a) 반도체 기판상에 게이트 절연막, 게이트 전극, 게이트 전극의 측면에 절연성 스페이서를 형성하고, 게이트 패턴 및 스페이서를 이온 주입 마스크로 반도체 기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계; (b) 상기 기판 전면에 금속막을 증착하는 단계; (c) 상기 기판 전면을 열처리하여 금속 실리사이드를 형성하는 단계; 및 (d) 실리사이드를 형성하고 남은 금속막을 선택적으로 제거하는 단계; 및 (e) 상기 소오스/드레인 영역을 실리콘 게르마늄으로 인장력을 가하기 위하여 선택적 에피택셜 성장하는 단계를 포함하는 것이 바람직하다.
여기서, 상기 반도체 기판은 실리콘, 실리콘 게르마늄 또는 절연층 매몰 실리콘(SOI) 중 어느 하나인 것이 바람직하다.
여기서, 상기 게이트 절연막은 유전 상수가 4.0보다 큰(High-k) 금속 산화물인 것이 바람직하다.
여기서, 상기 게이트는 고농도로 도핑 된 다결정 폴리 실리콘 또는 금속인 것이 바람직하다.
여기서, 상기 스페이서는 산화막인 것이 바람직하다.
여기서, 상기 소오스/드레인은 코발트 실리사이드, 니켈 실리사이드 또는 타이타늄 실리사이드 중 어느 하나로 이루어지는 것이 바람직하다.
또한, 본 발명에 따른 쇼트키 장벽 트랜지스터 반도체의 제조방법에 있어서, (a) 상기 반도체 기판상에 게이트 절연막, 게이트 전극, 게이트 전극의 측면에 절연성 스페이서를 형성하고, 게이트 패턴 및 스페이서를 이온 주입 마스크로 반도체 기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계; (b) 상기 기판 전면에 금속막을 증착하는 단계; (c) 상기 기판 전면을 열처리하여 금속 실리사이드를 형성하는 단계; (d) 실리사이드를 형성하고 남은 금속막을 선택적으로 제거하는 단계; 및 (e) 실리콘 나이트라이드(SiN) 캡층을 형성하는 단계를 포함하는 것이 바람직하다.
여기서, 상기 반도체 기판은 실리콘, 실리콘 게르마늄 또는 절연층 매몰 실리콘(SOI) 중 어느 하나인 것이 바람직하다.
여기서, 상기 게이트 절연막은 유전 상수가 4.0보다 큰(High-k) 금속 산화물인 것이 바람직하다.
여기서, 상기 게이트는 고농도로 도핑 된 다결정 폴리 실리콘 또는 금속인 것이 바람직하다.
여기서, 상기 스페이서는 산화막인 것이 바람직하다.
여기서, 상기 소오스/드레인은 코발트 실리사이드, 니켈 실리사이드 또는 타이타늄 실리사이드 중 어느 하나로 이루어지는 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 실리콘 게르마늄 변형 반도체 기판상에서 실리사이드 게이트, 소오스/드레인을 포함하도록 하는 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터의 제작 순서를 도시한 것이다.
도시된 바와 같이, 쇼트키-장벽 트랜지스터는 실리콘 기판(101), 게이트 절연막(102), 폴리 실리콘 게이트(103), 스페이서(104), 소오스(105) 및 드레인(106)을 형성한다(100A).
여기서, 실리콘(101) 기판은 실리콘 게르마늄 변형 반도체 기판이고, 실리콘(101)의 소정 영역에 소자 분리막(미도시)을 형성하여 활성영역을 형성하고, 활성영역에는 게이트 산화막(102)과 폴리 실리콘 게이트(103)가 형성된다.
여기서, 게이트 절연막(102)은 유전 상수가 4.0보다 큰(high-k) 금속 산화물이고, 게이트(103)는 고농도로 도핑 된 다결정 폴리 실리콘 또는 금속이다.
여기서, 폴리 실리콘 게이트(103)는 NMOS-트랜지스터를 위한 N형-불순물이 고농도로 도핑 되거나, PMOS-트랜지스터를 위한 P형-불순물이 고농도로 도핑 된다.
여기서, 게이트 절연막(102)과 폴리 실리콘 게이트(103) 측벽에는 스페이서 (104)가 형성된다.
여기서, 스페이서(104)는 산화막으로 구성할 수 있다.
여기서, 게이트 패턴 및 스페이서를 이온 주입 마스크로 반도체 기판 내에 불순물을 주입하여 소오소/드레인 영역을 형성한다. N-MOS 트랜지스터를 형성하기 위해서는 N형 불순물을 고농도로 주입하고, P-MOS 트랜지스터를 형성하기 위해서는 P형 불순물을 고농도로 주입한다.
다음으로, 금속막(107)을 증착한다(100B).
다음으로, 금속막(107)을 증착한다(100B).
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여기서, 금속막(107)은 니켈 또는 코발트 또는 타이타늄 중 어느 하나로 형성한다.
다음으로, 400℃ 내지 550℃의 저온에서 열처리한다(100C).
여기서, 실리콘 표면과 접하고 있는 금속막(107)은 실리콘과 반응하여 실리사이드를 형성하고, 산화막 표면(스페이서 영역)과 접하고 있는 금속막(107)은 산화막과 반응하지 않게 된다.
즉, 폴리 실리콘 게이트(103), 소오스(105)/드레인(106)과 접하고 있는 금속막(107)은 반응하여 소모되고, 스페이서(104)와 접하고 있는 금속막(107)은 반응하지 않아 소모되지 않는다.
여기서, 소오스(109)/드레인(110)은 코발트 실리사이드, 니켈 실리사이드 또는 타이타늄 실리사이드 중 어느 하나이다.
결국, 금속막(107)의 금속원자들은 폴리 실리콘 게이트(103), 소오스(105)/드레인(106)의 실리콘 원자들과 반응하여 게이트 표면(108)에 금속 실리사이드 막이 생성되고, 얇은 소오스(109) 및 드레인(110) 영역이 금속 실리사이드화된다.
다음으로, 실리사이드를 형성하고 남은 금속막(107)을 선택적으로 제거한다(100D).
이러한 제조 방법에 의하여 쇼트키-장벽 트랜지스터는 실리사이드 소오스/드레인과 실리콘 채널 사이의 쇼트키 장벽 높이를 감소시키고, 그에 따라 실리사이드 소오스/드레인과 실리콘 채널 사이의 쇼트키 접합 저항이 낮아 지게 된다.
도 2는 본 발명의 다른 실시예에 따른 실리사이드 게이트, 소오스/드레인을 포함하는 트랜지스터 기판 전면에 실리콘 나이트라이드 캡핑(Capping)막을 증착하는 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터의 제작 순서를 도시한 것이다.
도시된 바와 같이, 쇼트키-장벽 트랜지스터는 실리콘(201), 게이트 산화막(202), 폴리 실리콘 게이트(203), 스페이서(204), 소오스(205) 및 드레인(206)을 형성한다(200A).
여기서, 실리콘(201)은 매몰 실리콘이고, 실리콘(201)의 소정 영역에 소자 분리막(미도시)을 형성하여 활성영역을 형성하고, 활성영역에는 게이트 산화막(202)과 폴리 실리콘 게이트(203)가 형성된다.
여기서, 게이트 절연막(202)은 유전 상수가 4.0보다 큰(high-k) 금속 산화물이고, 게이트(203)는 고농도로 도핑 된 다결정 폴리 실리콘 또는 금속이다.
여기서, 폴리 실리콘 게이트(203)는 NMOS-트랜지스터를 위한 N형-불순물이 고농도로 도핑 되거나, PMOS-트랜지스터를 위한 P형-불순물이 고농도로 도핑 된다.
여기서, 게이트 산화막(202)과 폴리 실리콘 게이트(203) 측벽에는 스페이서(204)가 형성된다.
여기서, 게이트 패턴 및 스페이서를 이온 주입 마스크로 반도체 기판 내에 불순물을 주입하여 소오소/드레인 영역을 형성한다. N-MOS 트랜지스터를 형성하기 위해서는 N형 불순물을 고농도로 주입하고, P-MOS 트랜지스터를 형성하기 위해서는 P형 불순물을 고농도로 주입한다.
다음으로, 금속막(207)을 증착한다(200B).
여기서, 금속막(207)은 니켈 또는 코발트 또는 타이타늄 중 어느 하나로 형성한다.
즉, 전술한 소오스(205)/드레인(206) 공정이 완료된 반도체 기판상에 금속 실리사이드 기술을 적용하는 것이다.
다음으로, 400℃ 내지 550℃의 저온에서 열처리한다(200C).
여기서, 실리콘 표면과 접하고 있는 금속막(207)은 실리콘과 반응하여 실리사이드를 형성하고, 산화막(스페이서 영역) 표면과 접하고 있는 금속막(207)은 산화막과 반응하지 않게 된다.
즉, 폴리 실리콘 게이트(208), 소오스(205)/드레인(206)과 접하고 있는 금속막(207)은 반응하여 소모되고, 스페이서(204)와 접하고 있는 금속막(207)은 반응하지 않아 소모되지 않는다.
여기서, 소오스(209)/드레인(210)은 코발트 실리사이드, 니켈 실리사이드 또는 타이다늄 실리사이드 중 어느 하나이다.
결국, 금속막(207)의 금속원자들은 폴리 실리콘 게이트(203), 소오스(205)/드레인(206)의 실리콘 원자들과 반응하여 게이트 표면(208)에 금속 실리사이드 막이 생성되고, 얇은 소오스(209) 및 드레인(210) 영역이 금속 실리사이드화된다.
다음으로, 실리사이드를 형성하고 남은 금속막(207)을 선택적으로 제거한다(200D).
다음으로, 실리콘 나이트라이드(SiN)(211)을 증착한다(200E).
이러한 제조 방법에 의하여 쇼트키-장벽 트랜지스터는 실리사이드 소오스/드레인과 실리콘 채널 사이의 쇼트키 장벽 높이를 감소시키고, 그에 따라 실리사이드 소오스/드레인과 실리콘 채널 사이의 쇼트키 접합 저항이 낮아 지게 된다.
도 3은 본 발명의 또 다른 실시예에 따른 소오스/드레인 영역을 실리콘 게르마늄으로 선택적 에피택셜 성장하는 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터의 제작 순서를 도시한 것이다.
도시된 바와 같이, 쇼트키-장벽 트랜지스터는 실리콘(301), 게이트 절연막(302), 폴리 실리콘 게이트(303), 스페이서(304), 소오스(305) 및 드레인(306)을 형성한다(300A).
여기서, 실리콘(301)은 매몰 실리콘이고, 실리콘(301)의 소정 영역에 소자 분리막(미도시)을 형성하여 활성영역을 형성하고, 활성영역에는 게이트 산화막(302)과 폴리 실리콘 게이트(303)가 형성된다.
여기서, 게이트 절연막(302)은 유전 상수가 4.0보다 큰(high-k) 금속 산화물이고, 게이트(303)는 고농도로 도핑 된 다결정 폴리 실리콘 또는 금속이다.
여기서, 폴리 실리콘 게이트(303)은 NMOS-트랜지스터를 위한 N형-불순물이 고농도로 도핑 되거나, PMOS-트랜지스터를 위한 P형-불순물이 고농도로 도핑 된다.
여기서, 게이트 절연막(302)과 폴리 실리콘 게이트(303) 측벽에는 스페이서(304)가 형성된다.
여기서, 스페이서(304)는 산화막으로 구성할 수 있다.
여기서, 게이트 패턴 및 스페이서를 이온 주입 마스크로 반도체 기판 내에 불순물을 주입하여 소오소/드레인 영역을 형성한다. N-MOS 트랜지스터를 형성하기 위해서는 N형 불순물을 고농도로 주입하고, P-MOS 트랜지스터를 형성하기 위해서는 P형 불순물을 고농도로 주입한다.
다음으로, 금속막(307)을 증착한다(300B).
여기서, 금속막(307)은 니켈 또는 코발트 또는 타이타늄 중 어느 하나로 형성한다.
다음으로, 400℃ 내지 550℃의 저온에서 열처리한다(300C).
여기서, 실리콘 표면과 접하고 있는 금속막(307)은 실리콘과 반응하여 실리사이드를 형성하고, 산화막(스페이서 영역) 표면과 접하고 있는 금속막(307)은 산화막과 반응하지 않게 된다.
즉, 폴리 실리콘 게이트(303), 소오스(305)/드레인(306)과 접하고 있는 금속막(307)은 반응하여 소모되고, 스페이서(304)와 접하고 있는 금속막(307)은 반응하지 않아 소모되지 않는다.
결국, 금속막(307)의 금속원자들은 폴리 실리콘 게이트(303), 소오스(305)/드레인(306)의 실리콘 원자들과 반응하여 게이트 표면(308)에 금속 실리사이드 막이 생성되고, 얇은 소오스(309) 및 드레인(310) 영역이 금속 실리사이드화된다.
여기서, 소오스(309)/드레인(310)은 코발트 실리사이드, 니켈 실리사이드 또는 타이타늄 실리사이드 중 어느 하나이다.
다음으로, 실리사이드를 형성하고 남은 금속막(307)을 선택적으로 제거한다(300D).
다음으로, 소오스(309)/드레인(310) 영역을 실리콘 게르마늄으로 선택적 에피택셜 성장시킨다(미도시).
이러한 제조 방법에 의하여 쇼트키-장벽 트랜지스터는 실리사이드 소오스/드레인과 실리콘 채널 사이의 쇼트키 장벽 높이를 감소시키고, 그에 따라 실리사이드 소오스/드레인과 실리콘 채널 사이의 쇼트키 접합 저항이 낮아 지게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 본 발명의 구성에 따르면, 실리사이드 소오스/드레인과 실리콘 채널 사이의 쇼트키 접합 저항이 줄어든 쇼트키-장벽 트랜지스터 및 그 제조방법을 제공하여 쇼트키-장벽 트랜지스터에서 RC-지연시간을 줄어들고 구동전류를 증가하는 효과가 있다.
Claims (17)
- 쇼트키 장벽 트랜지스터 반도체의 제조방법에 있어서,(a) 실리콘 게르마늄 변형 반도체 기판상에 게이트 절연막, 게이트 전극, 게이트 전극의 측면에 절연성 스페이서를 형성하고, 게이트 패턴 및 스페이서를 이온 주입 마스크로 반도체 기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계;(b) 상기 기판 전면에 금속막을 증착하는 단계;(c) 상기 기판 전면을 열처리하여 금속 실리사이드를 형성하는 단계; 및(d) 실리사이드를 형성하고 남은 금속막을 선택적으로 제거하는 단계;를 포함하는, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제1항에 있어서,상기 게이트 절연막은 유전 상수가 4.0보다 큰(High-k) 금속 산화물인, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제1항에 있어서,상기 게이트는 고농도로 도핑 된 다결정 폴리 실리콘 또는 금속인, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제1항에 있어서,상기 스페이서는 산화막인, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제1항에 있어서,상기 소오스/드레인은 코발트 실리사이드, 니켈 실리사이드 또는 타이타늄 실리사이드 중 어느 하나로 이루어지는, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 쇼트키 장벽 트랜지스터 반도체의 제조방법에 있어서,(a) 반도체 기판상에 게이트 절연막, 게이트 전극, 게이트 전극의 측면에 절연성 스페이서를 형성하고, 게이트 패턴 및 스페이서를 이온 주입 마스크로 반도체 기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계;(b) 상기 기판 전면에 금속막을 증착하는 단계;(c) 상기 기판 전면을 열처리하여 금속 실리사이드를 형성하는 단계; 및(d) 실리사이드를 형성하고 남은 금속막을 선택적으로 제거하는 단계; 및(e) 상기 소오스/드레인 영역을 실리콘 게르마늄으로 인장력을 가하기 위하여 선택적 에피택셜 성장하는 단계;를 포함하는, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방 법.
- 제6항에 있어서,상기 반도체 기판은 실리콘, 실리콘 게르마늄 또는 절연층 매몰 실리콘(SOI)중 어느 하나인, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제6항에 있어서,상기 게이트 절연막은 유전 상수가 4.0보다 큰(High-k) 금속 산화물인, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제6항에 있어서,상기 게이트는 고농도로 도핑 된 다결정 폴리 실리콘 또는 금속인, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제6항에 있어서,상기 스페이서는 산화막인, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제6항에 있어서,상기 소오스/드레인은 코발트 실리사이드, 니켈 실리사이드 또는 타이타늄 실리사이드 중 어느 하나로 이루어지는, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 쇼트키 장벽 트랜지스터 반도체의 제조방법에 있어서,(a) 상기 반도체 기판상에 게이트 절연막, 게이트 전극, 게이트 전극의 측면에 절연성 스페이서를 형성하고, 게이트 패턴 및 스페이서를 이온 주입 마스크로 반도체 기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계;(b) 상기 기판 전면에 금속막을 증착하는 단계;(c) 상기 기판 전면을 열처리하여 금속 실리사이드를 형성하는 단계;(d) 실리사이드를 형성하고 남은 금속막을 선택적으로 제거하는 단계; 및(e) 실리콘 나이트라이드(SiN) 캡층을 형성하는 단계;를 포함하는, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제12항에 있어서,상기 반도체 기판은 실리콘, 실리콘 게르마늄 또는 절연층 매몰 실리콘(SOI) 중 어느 하나인, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제12항에 있어서,상기 게이트 절연막은 유전 상수가 4.0보다 큰(High-k) 금속 산화물인, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제12항에 있어서,상기 게이트는 고농도로 도핑 된 다결정 폴리 실리콘 또는 금속인, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제12항에 있어서,상기 스페이서는 산화막인, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
- 제12항에 있어서,상기 소오스/드레인은 코발트 실리사이드, 니켈 실리사이드 또는 타이타늄 실리사이드 중 어느 하나로 이루어지는, 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터 제작 방법.
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| KR19990059173A (ko) * | 1997-12-30 | 1999-07-26 | 김영환 | 반도체 장치의 제조방법 |
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