JP4136939B2 - 半導体装置およびその製造方法 - Google Patents
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Description
有するトレンチ素子分離とを備える半導体装置であって、上記化合物半導体層のうち上記熱酸化膜と接する部分では、上記化合物半導体層のうち動作領域となる部分に含まれるGeの濃度よりも低い濃度のGeの濃度が含まれることを特徴とする。
本実施形態では、SiGe層を有する半導体装置の製造方法について、図1(a)〜図6を参照しながら説明する。なお、本実施形態では、SiGe層を有する半導体装置として、Si層と、Si層の上に成長されたSiGe層(歪みSiGe層)とを有する半導体装置について説明する。
基板上に、厚さ500nmの,酸化シリコンからなる層間絶縁膜14を形成する。その後、ソース・ドレイン領域13における不純物等を活性化させるための熱処理を行なう。そして、層間絶縁膜14を貫通してソース・ドレイン領域13に到達するコンタクトホールを形成した後、コンタクトホールを埋めて層間絶縁膜14の一部の上に延びるAl配線15を形成する。以上の工程により、本実施形態における半導体装置を形成することができる。
本実施形態では、第1の実施形態で述べた半導体装置の製造方法を変形した製造方法について述べる。なお、以下では、SiGeC層を有する半導体装置を例にして説明する。
ここで、SiGeC層23のうちGe蒸発部28とGe蒸発部31とを除く部分は、熱処理前と同様の組成を有する主要部となる。Ge蒸発部31においては、熱処理前に含まれていたGeのうちのほぼ全てが蒸発しており、Geはほとんど含まれていない。ただし、Ge蒸発部31においては、熱処理条件の変化等の原因により、熱処理前に含まれていたGeのうちの一部が蒸発して、SiGeC層23のうちの他の部分よりも低い組成比のGeが含まれていてもよい。
本実施形態では、SiGe層と、SiGe層の上に成長されたSi層(歪みSi層)とを有する半導体層を用いる半導体装置について、図13(a),(b)を参照しながら説明する。図13(a),(b)は、第3の実施形態における半導体装置の製造工程のうち、トレンチの表面部に熱処理を行なう工程と熱酸化を行なう工程とを示す断面図である。
本実施形態では、歪みSi層を有する半導体装置において、第3の実施形態で述べたものとは異なる構成を有する半導体装置について、図14(a)〜(d)を参照しながら説明する。図14(a)〜(d)は、第4の実施形態における半導体装置の製造工程のうち、トレンチの表面部に熱酸化を行なう工程までを示す断面図である。
上記実施形態では、p−MOSFETの例を示したが、本発明においては、n−MOSFETであってもよい。
2 Siバッファ層
3 SiGe層
4 Siキャップ層
5 シリコン酸化膜
6 シリコン窒化膜
7a トレンチ
7 トレンチ素子分離
8 Ge蒸発部
9 トレンチ側壁膜
10 トレンチ酸化膜
11a 熱酸化膜
11 ゲート酸化膜
12 ゲート電極
13 ソース・ドレイン領域
14 層間絶縁膜
15 Al配線
21 Si基板
22 Siバッファ層
23 SiGeC層
24 堆積酸化膜
25 シリコン窒化膜
26a トレンチ
26 トレンチ素子分離
28 Ge蒸発部
29 熱酸化膜
30 トレンチ酸化膜
31 Ge蒸発部
32 ゲート酸化膜
41 シリコン基板
42 SiGe層
43 緩和SiGe層
44 歪みSi層
45 シリコン酸化膜
46 シリコン窒化膜
47a トレンチ
47 トレンチ素子分離
48 Ge蒸発部
49 トレンチ側壁膜
51 シリコン基板
52 シリコン酸化層
53a SiGe層
53 緩和SiGe層
54 歪みSi層
55 シリコン酸化膜
56 シリコン窒化膜
57a トレンチ
57 トレンチ素子分離
58 Ge蒸発部
59 トレンチ側壁膜
61 シリコン基板
62 シリコン酸化膜
63 Si層
64a SiGe層
64 緩和SiGe層
65 歪みSi層
66 シリコン酸化膜
67 シリコン窒化膜
70 基板
71 シリコン基板
72 シリコン酸化膜
73 Si層
74 Ge層
75a 緩和SiGe層
75 緩和SiGe層
76 歪みSi層
77 シリコン酸化膜
78 シリコン窒化膜
Claims (13)
- 半導体基板の上方に、SiとGeとを含む化合物半導体層を設ける工程(a)と、
上記化合物半導体層の一部を除去することにより、トレンチを形成する工程(b)と、
上記トレンチの表面部に熱処理を行なって、上記トレンチの表面部のうち、上記化合物半導体層が露出する部分にGe蒸発部を形成する工程(c)と、
上記トレンチの上記表面部を酸化することにより、上記Ge蒸発部が残るように、上記Ge蒸発部のうち上記トレンチ表面部を含む一部分に熱酸化膜を形成する工程(d)と、
上記トレンチを絶縁体で埋めることにより、上記熱酸化膜と上記絶縁体とを含むトレンチ素子分離を形成する工程(e)と
を含む半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記工程(c)では、真空下において上記熱処理を行なうことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記工程(c)では、非酸化雰囲気下において上記熱処理を行なうことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記工程(a)の後に、上記化合物半導体層の上に、Si層をエピタキシャル成長させる工程をさらに備えることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記工程(a)では、上記半導体基板の上に、絶縁層を挟んで上記化合物半導体層を設けることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記熱処理は、700℃以上1050℃以下の温度で行なわれることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記工程(d)では、上記酸化によって、上記化合物半導体層のうち上記トレンチの表面からのおくゆきが30nm以下の部分が酸化されることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記工程(c)では、上記化合物半導体層の上部にも熱処理を行ない、
上記工程(d)では、上記化合物半導体層の上記上部も酸化してゲート酸化膜を形成し、
上記工程(d)の後に、上記ゲート酸化膜の上にゲート電極を形成する工程をさらに備えることを特徴とする半導体装置の製造方法。 - 半導体基板と、
上記半導体基板の上方に設けられ、SiとGeとを含む化合物半導体層と、
絶縁体と、上記絶縁体を囲む熱酸化膜とを有するトレンチ素子分離とを備える半導体装置であって、
上記化合物半導体層のうち上記熱酸化膜と接する部分は、上記化合物半導体層のうち動作領域となる部分に含まれるGeの濃度よりも低い濃度のGe濃度であり、
上記低い濃度のGe濃度である部分は、上記トレンチ表面部に熱処理を行なうことにより、上記化合物半導体層からGeが蒸発されることにより形成されることを特徴とする半導体装置。 - 請求項9に記載の半導体装置において、
上記化合物半導体層の上には、エピタキシャル成長されたSi層が設けられていることを特徴とする半導体装置。 - 請求項9に記載の半導体装置において、上記半導体基板と上記化合物半導体層との間には、絶縁層が形成されていることを特徴とする半導体装置。
- 請求項9に記載の半導体装置において、
上記熱酸化膜の厚さは30nm以下であることを特徴とする半導体装置。 - 請求項9に記載の半導体装置において、
上記化合物半導体層の上には、ゲート酸化膜とゲート電極とがさらに設けられており、
上記ゲート酸化膜は、上記化合物半導体層の上部に熱処理を行なうことによりGeを蒸発させた後、上記上部の少なくとも一部の酸化を行なうことにより形成されたことを特徴とする半導体装置。
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