JPWO2003060992A1 - 半導体装置およびその製造方法 - Google Patents

Abstract

Ｓｉ基板１上に、バッファ層２、ＳｉＧｅ層３およびＳｉキャップ層４を形成する。基板上にマスクを形成してパターニングを行なうことにより、Ｓｉ基板１に到達してＳｉＧｅ層３の側面を露出するトレンチ７ａを形成する。ここで、トレンチ７ａの側面に７５０℃、１時間の熱処理を行なうと、ＳｉＧｅ層３のうち表面部に含まれるＧｅが蒸発する。これにより、ＳｉＧｅ層３のうちトレンチ７ａに露出する部分付近には、Ｇｅの組成比がＳｉＧｅ層３のうちの他の部分より低いＧｅ蒸発部８が形成される。その後、トレンチ７ａの側面を酸化する。

Description

技術分野
本発明は、ＳｉおよびＧｅを含む層を有する半導体装置およびその製造方法に関し、特に、ＳｉＧｅ層またはＳｉＧｅＣ層を有する半導体装置に関する。
背景技術
近年、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）の混晶であるＳｉ_１−ｘＧｅ_ｘ層（０＜ｘ＜１）（本明細書中ではＳｉＧｅ層と記す）を用いたヘテロ接合電界効果トランジスタやヘテロ接合バイポーラトランジスタなどの研究開発が盛んに行なわれている。
ＳｉＧｅ層を用いたヘテロ接合デバイスでは、ＳｉＧｅ層中のキャリアの高い移動度に起因して高速動作を実現することができる。加えて、ＳｉＧｅ層を用いたデバイス（本明細書中ではＳｉＧｅデバイスと記す）の製造工程はＳｉ層を用いたデバイス（本明細書中ではＳｉデバイスと記す）の製造工程と互換性を示す。そのため、ＳｉＧｅデバイスの製造工程のうちのほとんどの工程では、従来のＳｉデバイスの製造技術および製造ラインを利用することができる。このことから、ＳｉＧｅデバイスをＳｉ基板上に集積化することも可能である。このように、ＳｉＧｅデバイスは性能およびコスト面で優れた性質を有する。
ところで、ＳｉＧｅデバイスをＳｉ基板上に数多く集積化する場合には、従来のＳｉデバイスの場合と同様に、個々のデバイスを電気的に絶縁する素子分離技術が重要になる。
従来において、素子分離の方法としては、選択酸化（ＬＯＣＯＳ）法やトレンチ分離法がある。しかしながら、ＬＯＣＯＳ法では、いわゆるバーズビークが形成されて素子分離用の酸化膜がトランジスタ形成領域に侵入するおそれがある。これを回避しようとすると、トランジスタ形成領域が狭くなり集積回路の微細化に支障をきたす。そこで、近年の微細ルールにおける集積回路においては、トランジスタ形成領域の縮小を引き起こすことなく素子分離を行なうことができるトレンチ素子分離法が主流となっている。
ＳｉＧｅ層を用いたデバイスにおける素子分離の方法について以下に述べる。特開平１０−３２１７３３号公報（米国特許第６１１１２６７号公報）では、ＬＯＣＯＳ法により、ＳｉＧｅ層を有する素子の素子分離を図っている。しかしながら、上述の理由によって、ＳｉＧｅデバイスにおける素子分離方法も、Ｓｉデバイスと同様にトレンチ素子分離法が主流となると考えられる。このトレンチ素子分離法を形成する方法は、ＳｉＧｅ層を形成する前にトレンチを形成する方法と、ＳｉＧｅ層を形成した後にトレンチを形成する方法との２種類に大きく分けることができる。
まず、基板上にＳｉＧｅ層を形成する前にトレンチ素子分離を形成する方法について以下に述べる。この方法では、トレンチ分離の工程がＳｉＧｅ層を形成する前の工程であるので従来のＳｉデバイスに用いるプロセス技術を用いることができる。しかしながら、トレンチ素子分離を形成した後の基板上にＳｉＧｅ層をエピタキシャル成長によって形成する際には、非選択法においては酸化膜や多結晶シリコン膜上には多結晶ＳｉＧｅ層が形成され、この多結晶ＳｉＧｅ層が電流のリークの原因になるおそれがあり、また、選択成長法においては、選択成長領域の周辺部（境界部）において、ファセット面が形成されることによってしきい値電圧が変動してしまうなどの不具合がある。
次に、基板上にＳｉＧｅ層を形成した後にトレンチ素子分離を形成する方法にについて、図１０（ａ）〜（ｅ）を参照しながら以下に説明する。図１０（ａ）〜（ｅ）は、従来の方法によって、ＳｉＧｅ層が形成されている基板にトレンチ素子分離を形成する工程を示した断面図である。なお、図１０（ａ）〜（ｅ）では、従来のＳｉデバイスにおけるトレンチ素子分離の形成工程と同様の工程によりトレンチ素子分離を形成している。
まず、図１０（ａ）に示す工程で、ｎ型不純物濃度が１×１０^１８ｃｍ^−３であるＳｉ基板１０１上に、ＵＨＶ−ＣＶＤ法により、厚さ１０ｎｍのＳｉバッファ層１０２と、厚さ１５ｎｍでありＧｅ組成率が２５％であるＳｉＧｅ層１０３と、厚さ１５ｎｍのＳｉキャップ層１０４とをエピタキシャル成長させる。このＵＨＶ−ＣＶＤ法では、ＳｉおよびＧｅのソースガスとしてＳｉ_２Ｈ_６（ジシラン）およびＧｅＨ_４（ゲルマン）を用いる。また、成長温度は５５０℃であり、意図的なドーピングは行なわない。なお、半導体基板は、活性層形成領域Ｒａｃと素子分離領域Ｒｒｅとに分けられる。
次に、図１０（ｂ）に示す工程で、Ｓｉキャップ層１０４の上部を熱酸化することによりシリコン熱酸化膜１０５を形成する。この熱酸化により、Ｓｉキャップ層１０４の上部が酸化されて熱酸化膜となるため、Ｓｉキャップ層１０４は８ｎｍ程度の厚さとなる。なお、このときの熱酸化温度は７５０℃である。次に、シリコン熱酸化膜１０５の上に、厚さ２１０ｎｍのシリコン窒化膜１０６を形成する。なお、シリコン窒化膜１０６の堆積温度は７４０℃である。このとき、シリコン熱酸化膜１０５およびシリコン窒化膜１０６を形成するときの温度を低温にすることにより、Ｓｉ結晶の上に形成されて歪んだ状態にあるＳｉＧｅ層１０３が緩和して欠陥が発生するのを防ぐことができる。
そして、異方性ドライエッチングによって、シリコン窒化膜１０６およびシリコン熱酸化膜１０５のうち素子分離領域Ｒｒｅに位置する部分を除去する。続いて、シリコン窒化膜１０６およびシリコン熱酸化膜１０５のうち活性層形成領域Ｒａｃに残った部分をマスクとしてＳｉキャップ層１０４，ＳｉＧｅ層１０３，Ｓｉバッファ層１０２およびＳｉ基板１０１の上部をパターニングすることにより、Ｓｉ基板１０１に到達する、深さ０．４〜０．８μｍ程度のトレンチ１０７ａを形成する。ここで、トレンチ１０７ａを形成することにより、トレンチ１０７ａの側壁上にはＳｉＧｅ層１０３の側面が露出することになる。
次に、図１０（ｃ）に示す工程で、トレンチ１０７ａの側壁を７５０℃で熱酸化することにより、トレンチの側壁上を覆うトレンチ側壁膜１０８を形成する。
次に、図１０（ｄ）に示す工程で、基板上に酸化膜を形成し、この酸化膜のうち活性層形成領域Ｒａｃに位置する部分をエッチバックあるいはＣＭＰ（化学的機械的研磨法）によって除去することにより、トレンチ１０７ａを埋めるトレンチ酸化膜１０９を形成する。これにより、半導体基板における各動作領域は、トレンチ酸化膜１０９とトレンチ側壁膜１０８とからなるトレンチ素子分離１０７によって個々に分離されることになる。
次に、図１０（ｅ）に示す工程で、基板上のうち活性層形成領域Ｒａｃに残存しているシリコン窒化膜１０６およびシリコン熱酸化膜１０５をエッチングにより除去して、Ｓｉキャップ層１０４のうち活性層形成領域Ｒａｃに位置する部分を露出させる。
このように、ＳｉとＧｅとを含む層を有する半導体装置において、トレンチの表面部を熱酸化することにより酸化膜を形成する方法は、特開平１０−７４９４３号公報（米国特許第６１９１４３２号公報）において開示されている。さらに、上記公報には、トレンチの表面部上に５ｎｍ〜５０ｎｍ程度のＳｉ層を形成した後に、Ｓｉ層を酸化する方法が開示されている。この方法は、特公平６−８０７２５号公報（米国特許第５２６６８１３号公報および第５３０８７８５号公報）にも開示されている。
ここで、トレンチ素子分離を図１０（ａ）〜（ｅ）に示す工程で形成した半導体装置であり、ＳｉＧｅ層をホールチャネルとするｐ型ＭＯＳＦＥＴ（ＳｉＧｅｐ−ＭＯＳＦＥＴ）について、図１１（ａ），（ｂ）を参照しながら説明する。図１１（ａ），（ｂ）は、トレンチ素子分離を従来の形成方法により形成したｐ型ＭＯＳＦＥＴの構造を示す断面図および平面図である。なお、図１１（ａ）は、図１０（ｂ）に示すＶＩＩＩ−ＶＩＩＩ線に沿った断面を示した断面図である。
Ｓｉ基板１０１のうち活性層形成領域Ｒａｃの上にはＳｉバッファ層１０２と、ＳｉＧｅ層１０３と、Ｓｉキャップ層１０４とが形成されており、Ｓｉキャップ層１０４の上には、ゲート絶縁膜１１０を挟んでゲート電極１１１が形成されている。Ｓｉキャップ層１０４とＳｉＧｅ層１０３とＳｉバッファ層１０２とＳｉ基板１０１とのうち、ゲート電極１１１の側方に位置する部分には、ｐ型イオンが高濃度にドーピングされたソース・ドレイン領域１１２が互いに離間して設けられている。Ｓｉキャップ層１０４とＳｉＧｅ層１０３とＳｉバッファ層１０２とＳｉ基板１０１とのうち、ゲート電極１１１の下、つまりソース・ドレイン領域１１２の間に位置する部分がチャネル領域として機能する。
Ｓｉ基板１０１のうち素子分離領域Ｒｒｅには、トレンチ酸化膜１０９とそれを覆うトレンチ側壁膜１０８とからなるトレンチ素子分離１０７が形成されており、これにより各活性層形成領域Ｒａｃのうち動作領域となる部分は分離されている。
Ｓｉキャップ層１０４およびトレンチ素子分離１０７の上には、ゲート電極１１１を覆う層間絶縁膜１１４が形成されている。そして、層間絶縁膜１１４およびＳｉＯ_２膜を貫通してソース・ドレイン領域１１２に到達するＡｌ等からなる配線１１５が形成されている。従来のトレンチ素子分離を有するｐ−ＭＯＳＦＥＴは、以上のような構造を有している。
解決課題
しかしながら、図１１（ａ），（ｂ）に示すＳｉＧｅｐ−ＭＯＳＦＥＴにおいて、図１０（ａ）〜（ｅ）に示すような従来の方法でトレンチ素子分離を形成すると、次のような不具合が生じていた。
図１０（ｃ）に示す工程では、トレンチ１０７ａの側壁にＳｉＧｅ層１０３の側面が露出する状態で熱酸化を行なうことによりトレンチ側壁膜１０８を形成する。熱酸化を行なっていくと、トレンチ１０７ａの側面に露出しているＳｉＧｅ層１０３の側面付近の領域においては、Ｓｉは酸化されてＳｉＯ_２からなるトレンチ側壁膜１０８の一部となっていき、Ｇｅはトレンチ側壁膜１０８から追い出される。その結果、熱酸化が終わったときには、Ｇｅはトレンチ側壁膜１０８と、熱酸化されなかったＳｉＧｅ層１０３との界面に偏析して、高濃度のＧｅを含む層が形成されてしまう。また、熱酸化の条件によっては、トレンチ側壁膜１０８の中に高濃度のＧｅを含む領域が島のように分布して形成されることも報告されている。そして、図１１（ｂ）に示すように、活性層形成領域Ｒａｃと素子分離領域Ｒｒｅとの界面のうち、ゲート電極の下に位置するチャネル領域の端部にもＧｅが偏析してＧｅ偏析層１１６が形成されてしまう。
もともと、ＳｉＯ_２層とＳｉＧｅ層との界面には、ＳｉＯ_２層とＳｉ層との界面と比較して多くの界面準位が形成される。多くの界面準位が形成されると、しきい値電圧が変動するおそれが生じる。また、この界面準位は、異なるトランジスタ間やトランジスタ内のソース・ドレイン間のリーク電流の経路になるおそれがある。
また、トレンチ側壁膜１０８とＳｉＧｅ層１０３との間に高濃度のＧｅが含まれる領域が存在することによっても、しきい値電圧が変動するおそれが生じる。
図１２は、図１１（ａ），（ｂ）に示すＳｉＧｅ ｐ−ＭＯＳＦＥＴのドレイン電流−ゲート電圧特性を示すグラフ図である。図１２に示したグラフ図のデータは、ゲート長およびゲート幅が共に５０μｍであり、ソース−ドレイン電圧が−３００ｍＶの条件で測定した場合のデータである。上述したようなリーク電流の増加としきい値電圧の変動などの不具合により、トランジスタの特性が悪化していることがわかる。
熱酸化の際にＧｅが偏析するという不具合は、トレンチを形成する工程だけでなく、ＳｉＧｅ層の上にゲート酸化膜を形成する工程においても生じてしまう。そこで、このような場合には、ＳｉＧｅ層の上をＳｉキャップ層で被覆して、Ｓｉキャップ層を酸化することによりゲート酸化膜を形成することを余儀なくされている。
また、Ｓｉ、ＧｅおよびＣの混晶であるＳｉ_{１−ｘ−ｙ}Ｇｅ_ｘＣ_ｙ層（０＜ｘ＜１，０≦ｙ＜１、本明細書中ではＳｉＧｅＣ層と示す）を熱酸化するときにも、Ｇｅが偏析するという不具合がある。
発明の開示
本発明の目的は、ＳｉＧｅ層とＳｉＧｅＣ層とを熱酸化する際にＧｅの偏析領域が発生することを防ぐ手段を講ずることにより、リーク電流の抑制が可能であり、しきい値電圧の変動しにくい半導体装置およびその製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板の上方に、ＳｉとＧｅとを含む化合物半導体層を設ける工程（ａ）と、上記化合物半導体層の一部を除去することによりトレンチを形成する工程（ｂ）と、上記トレンチの表面部に熱処理を行なう工程（ｃ）と、上記トレンチの上記表面部のうちの少なくとも一部を酸化することにより熱酸化膜を形成する工程（ｄ）と、上記トレンチを絶縁体で埋めることにより、上記熱酸化膜と上記絶縁体とを含むトレンチ素子分離を形成する工程（ｅ）とを含む。
これにより、熱処理によって、化合物半導体層のうちトレンチの表面部に位置する部分のＧｅを蒸発させることができる。そして、表面部のＧｅ含有量を低減させた後に酸化を行なうので、偏析するＧｅの量を少なくすることができる。したがって、半導体装置の動作時には、形成される熱酸化膜から、化合物半導体層のうちの動作領域にかけて発生する界面準位の数を低減することができるので、リーク電流の抑制としきい値電圧の変動の抑制とを図ることができる。
上記工程（ｃ）では、真空下において上記熱処理を行なうことにより、より効率的にＧｅを蒸発させることができる。
上記工程（ｃ）では、非酸化雰囲気下において上記熱処理を行なうことにより、化合物半導体層における酸化の進行を伴わずに、Ｇｅを蒸発させることができる。また、コストを削減することもできる。
上記工程（ａ）の後に、上記化合物半導体層の上に、Ｓｉ層をエピタキシャル成長させる工程をさらに備えることにより、歪みを有するＳｉ層を形成することができ、駆動力の高い半導体装置を形成することができる。
上記工程（ａ）では、上記半導体基板の上に、絶縁層を挟んで上記化合物半導体層を設けることを特徴とすることにより、各素子がより確実に電気的分離された半導体装置を形成することができる。
上記熱処理は、７００℃以上１０５０℃以下の温度で行なわれることにより、化合物半導体層等の劣化に起因する不具合を伴うことなくＧｅを蒸発させることができる。
上記工程（ｄ）では、上記酸化によって、上記化合物半導体層のうち上記トレンチの表面からのおくゆきが３０ｎｍ以下の部分が酸化されることにより、化合物半導体層において、動作領域とは異なる領域を酸化して熱酸化膜を形成することができる。
上記工程（ｃ）では、上記化合物半導体層の上部にも熱処理を行ない、上記工程（ｄ）では、上記化合物半導体層の上記上部も酸化してゲート酸化膜を形成し、上記工程（ｄ）の後に、上記ゲート酸化膜の上にゲート電極を形成する工程をさらに備えることにより、ゲート酸化膜と化合物半導体層との間に偏析するＧｅの量を少なくすることができる。
本発明の半導体装置は、半導体基板と、上記半導体基板の上方に設けられ、ＳｉとＧｅとを含む化合物半導体層と、絶縁体と、上記絶縁体を囲む熱酸化膜とを有するトレンチ素子分離とを備える半導体装置であって、上記化合物半導体層のうち上記熱酸化膜と接する部分では、上記化合物半導体層のうち動作領域となる部分に含まれるＧｅの濃度よりも低い濃度のＧｅの濃度が含まれることを特徴とする。
これにより、熱酸化膜と化合物半導体層との界面付近に偏析するＧｅの量が少なくなる。したがって、半導体装置の動作時に、界面準位の発生が抑制され、リーク電流の抑制としきい値電圧の変動の抑制とを図ることができる。
上記化合物半導体層のうち上記熱酸化膜と接する部分では、Ｇｅのうちの少なくとも一部が蒸発していることが好ましい。
上記化合物半導体層の上には、エピタキシャル成長されたＳｉ層が設けられていることにより、歪みを有するＳｉ層に起因して、駆動力を高めることができる。
上記半導体基板と上記化合物半導体層との間には、絶縁層が形成されていることにより、各素子ごとの電気的分離をより確実に行なうことができる。
上記熱酸化膜の厚さは３０ｎｍ以下であることにより、化合物半導体層のうち動作領域とは異なる領域から形成された熱酸化膜を得ることができる。
上記化合物半導体層の上には、ゲート酸化膜とゲート電極とがさらに設けられており、上記ゲート酸化膜は、上記化合物半導体層の上部に熱処理を行なうことによりＧｅを蒸発させた後、上記上部の少なくとも一部の酸化を行なうことにより形成されたことにより、ゲート酸化膜と化合物半導体層との間に偏析するＧｅの量を少なくすることができる。
最良の実施形態
−第１の実施形態−
本実施形態では、ＳｉＧｅ層を有する半導体装置の製造方法について、図１（ａ）〜図６を参照しながら説明する。なお、本実施形態では、ＳｉＧｅ層を有する半導体装置として、Ｓｉ層と、Ｓｉ層の上に成長されたＳｉＧｅ層（歪みＳｉＧｅ層）とを有する半導体装置について説明する。
まず、本実施形態の半導体装置の製造方法のうちトレンチ素子分離を形成するまでの工程について、図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）を参照しながら説明する。図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）は、本実施形態において、ＳｉＧｅ層を有するｐ−ＭＯＳＦＥＴの製造方法のうちトレンチ素子分離を形成するまでの工程を示す断面図である。
図１（ａ）に示す工程で、ｎ型不純物濃度が１×１０^１８ｃｍ^−３であるＳｉ基板１上に、ＵＨＶ−ＣＶＤ法により、厚さ１０ｎｍのＳｉバッファ層２と、厚さ１５ｎｍでありＧｅ組成率が２５％のＳｉＧｅ層３と、厚さ１５ｎｍのＳｉキャップ層４とをエピタキシャル成長させる。このＵＨＶ−ＣＶＤ法では、ＳｉおよびＧｅのソースガスとしてはＳｉ_２Ｈ_６（ジシラン）およびＧｅＨ_４（ゲルマン）を用いる。また、成長温度は５５０℃であり、意図的なドーピングは行なっていない。なお、半導体基板は、活性層形成領域Ｒａｃと素子分離領域Ｒｒｅとに分けられる。
次に、図１（ｂ）に示す工程で、Ｓｉキャップ層４の上部を７５０℃の温度下で酸化することにより、厚さ１５ｎｍのシリコン酸化膜５を形成する。ここで、Ｓｉキャップ層４の一部を酸化してシリコン酸化膜５を形成するため、Ｓｉキャップ層４自体の厚さは８ｎｍ程度になる。続いて、シリコン酸化膜５の上に、７４０℃の温度下で厚さ２１０ｎｍのシリコン窒化膜６を形成する。このとき、シリコン酸化膜５，シリコン窒化膜６を形成するときの温度を低温にすることにより、Ｓｉ結晶の上に形成されて歪んだ状態にあるＳｉＧｅ層３が緩和して欠陥が発生するのを防ぐことができる。
そして、異方性ドライエッチングによって、シリコン窒化膜６とシリコン酸化膜５のうち素子分離領域Ｒｒｅに位置する部分を除去する。続いて、シリコン窒化膜６のうち活性層形成領域Ｒａｃに残った部分をマスクとして、Ｓｉキャップ層４，ＳｉＧｅ層３，Ｓｉバッファ層２およびＳｉ基板１の上部をパターニングすることにより、Ｓｉ基板１の一部に、深さ０．４〜０．８μｍ程度のトレンチ７ａを形成する。ここで、トレンチ７ａを形成することにより、トレンチ７ａの側壁上にはＳｉＧｅ層３の側面が露出することになる。
次に、図１（ｃ）に示す工程で、２．６６×１０^−７Ｐａの真空下において、７５０℃，６０分の熱処理を行なう。熱処理を行なうことによって、トレンチの表面部のうちＳｉＧｅ層３が露出する部分ではＧｅの蒸発が起こる。ここで、トレンチの表面部とは、基板のうちトレンチの表面の付近に位置する領域であり、素子の動作領域とは異なる領域である。このＧｅの蒸発によって、ＳｉＧｅ層３のうちトレンチ７ａに露出する表面にはＧｅ蒸発部８が形成される。このＧｅ蒸発部８の幅Ｒは、素子動作に影響しない程度であることが好ましい。特に、幅Ｒが３０ｎｍ以下である場合には、Ｇｅ蒸発部が素子動作に影響するおそれが生じない。
ＳｉＧｅ層３のうちＧｅ蒸発部８を除く部分は、熱処理前と同様の組成を有する主要部となる。Ｇｅ蒸発部８においては、熱処理前に含まれていたＧｅのうちのほぼ全てが蒸発しており、Ｇｅはほとんど含まれていない。ただし、Ｇｅ蒸発部８においては、熱処理条件の変化等の原因により、熱処理前に含まれていたＧｅのうちの一部が蒸発して、ＳｉＧｅ層３のうちの他の部分よりも低い組成比のＧｅが含まれていてもよい。
上述の熱処理は、７００℃〜１０５０℃の温度範囲において行なうことにより、ＳｉＧｅ層３などの劣化に起因する不具合を生じさせることなくＧｅを蒸発させることができる。ここで、熱処理温度が高温になると、熱処理に必要な時間は短縮される。一方、熱処理温度が低温になると、よりＳｉＧｅ層３を安定に保った状態で熱処理を行なうことができる。これらの兼ね合いから、熱処理の温度範囲は、好ましくは７００℃〜９５０℃であり、より好ましくは７５０℃〜８５０℃である。
熱処理を行なう時間は、７００℃の温度では１２０分間、７５０℃の温度では９０分間、８５０℃の温度では３０分間、１０５０℃の温度では５秒間とすることが好ましい。その他の温度で熱処理を行なう場合には、熱処理時間は熱処理温度に対応して設定される。
Ｇｅを蒸発させるための熱処理は、１３３Ｐａ以下の気圧を有する真空下か、または非酸化雰囲気下において行なう。真空下で熱処理を行なう場合には、気圧の値が低くなるにしたがって、Ｇｅの蒸発をより効率的に行なうことができるようになる。一方、非酸化雰囲気下で熱処理を行なう場合には、気圧を常圧かまたは減圧に保つ。この場合には、真空の状態に保つ必要がないので、よりコストを削減することができるという利点がある。なお、非酸化雰囲気とは、具体的には不活性ガスを含む分子または窒素等を含む雰囲気のことをいう。
次に、図２（ａ）に示す工程で、トレンチ７ａの表面部を７５０℃で熱酸化することにより、トレンチ７ａの側壁を覆うトレンチ側壁膜（熱酸化膜）９を形成する。このとき、ＳｉＧｅ層３においては、Ｇｅ組成比の低いＧｅ蒸発部８のうちの一部が酸化されてトレンチ側壁膜９の一部となるため、従来の方法と比較して、偏析するＧｅの量を少なくすることができ、トレンチ側壁膜９とＳｉＧｅ層３との界面における界面準位も少なくすることが可能となる。このとき、Ｇｅ蒸発部８のうちトレンチ７ａに近い部分が酸化されてトレンチ側壁膜９の一部となっている。ただし、Ｇｅ蒸発部８のうちほぼ全部分とＳｉＧｅ層３のうちＧｅ蒸発部８に近い部分とが酸化されることによりトレンチ側壁膜９の一部となってもよい。その場合においても、従来の方法より偏析するＧｅの量を少なくすることが可能であるからである。また、側壁膜９は、素子動作に影響しない程度の厚さである３０ｎｍ以下の厚さであることが好ましい。
次に、図２（ｂ）に示す工程で、基板上に、トレンチ７ａを埋める酸化膜を形成し、この酸化膜のうち活性層形成領域Ｒａｃに位置する部分をエッチバックあるいはＣＭＰ（化学的機械的研磨法）によって除去することにより、トレンチ７ａを埋めるトレンチ酸化層（絶縁体）１０を形成する。これにより、半導体基板における各活性層形成領域Ｒａｃは、トレンチ酸化層１０と，それを覆うトレンチ側壁膜９とからなるトレンチ素子分離７によって個々に分離されることになる。
次に、図２（ｃ）に示す工程で、シリコン窒化膜６とシリコン酸化膜５とのうち活性層形成領域Ｒａｃに残存している部分をエッチングにより除去して、Ｓｉキャップ層４のうち活性層形成領域Ｒａｃに位置する部分を露出させる。
次に、本実施形態の半導体装置の製造方法のうちトレンチ素子分離を形成した後の工程について、図３（ａ），（ｂ）および図４（ａ），（ｂ）を参照しながら説明する。図３（ａ），（ｂ）は、本実施形態の半導体装置の製造方法のうちトレンチ素子分離を形成した後の工程を示す断面図である。図４（ａ），（ｂ）は、本実施形態の半導体装置の構造を示す断面図および平面図である。なお、図４（ａ）は、図４（ｂ）のＩＩＩ−ＩＩＩ断面における断面図である。
まず、図３（ａ）に示す工程で、活性層形成領域Ｒａｃにおいて露出しているＳｉキャップ層４のうちの上部を７５０℃で熱酸化することにより、厚さ８ｎｍの熱酸化膜１１ａを形成する。
次に、図３（ｂ）に示す工程で、熱酸化膜１１ａの上に厚さ２００ｎｍ程度の多結晶シリコン層を堆積した後、多結晶シリコン層にＢ（ホウ素）をイオン注入する。その後、多結晶シリコン層および熱酸化膜１１ａをパターニングすることにより、ゲート電極１２とゲート酸化膜１１を形成する。そして、ゲート電極１２とゲート酸化膜１１をマスクとして、Ｂ（ホウ素）をイオン注入することにより、ソース・ドレイン領域１３を形成する。
その後、図４（ａ），（ｂ）に示す構造を得るために、以下の処理を行なう。基板上に、厚さ５００ｎｍの，酸化シリコンからなる層間絶縁膜１４を形成する。その後、ソース・ドレイン領域１３における不純物等を活性化させるための熱処理を行なう。そして、層間絶縁膜１４を貫通してソース・ドレイン領域１３に到達するコンタクトホールを形成した後、コンタクトホールを埋めて層間絶縁膜１４の一部の上に延びるＡｌ配線１５を形成する。以上の工程により、本実施形態における半導体装置を形成することができる。
ここで、上述のような熱処理によるＧｅの蒸発について、図５（ａ），（ｂ）を参照しながら述べる。図５（ａ），（ｂ）は、熱処理を行なった後のＳｉＧｅ層の表面におけるＧｅの含有を低速イオン散乱法により観測した結果を示したグラフ図，測定方法を示した断面図である。
ここで、低速イオン散乱法の測定方法について説明する。まず、（００１）の面方位を有するＳｉ基板上に、Ｇｅ組成率が１５％であるＳｉＧｅ層をＵＨＶ−ＣＶＤ法により成長させる。そして、この基板を基板加熱機構を有する低速イオン散乱分析装置に導入する。そして、基板を測定温度に保った状態で、基板表面にヘリウムイオンを打ち込んで散乱するヘリウムイオンの飛行時間を測定する。なお、基板の昇温および降温速度は２０℃／ｍｉｎとして、測定温度範囲は室温〜７５０℃とした。ヘリウムイオンは３ｋｅＶで基板上に打ち込む。
図５（ａ）において、スペクトル（Ｉ）〜（ＩＸ）は、各測定温度におけるヘリウムイオンの飛行時間のスペクトル（ＴＯＦスペクトル）を示している。図５（ｂ）に示すように、基板表面にヘリウムイオン（Ｈｅ^＋）を打ち込むと、表面原子（質量Ｍ）と衝突したヘリウムイオン（質量ｍ）の一部は、入射方向に対して１８０℃方向に散乱される。この場合、表面原子への衝突時から検出器に到達するまでのヘリウムイオンの飛行時間は、（Ｍ＋ｍ）／（Ｍ−ｍ）に比例する。したがって、飛行時間のスペクトル（ＴＯＦスペクトル）を測定すると、基板表面に含まれる元素を特定することができる。
図５（ａ）に示すように、室温（熱処理前）の基板についてのＴＯＦスペクトル（Ｉ）には、Ｓｉの含有を示す６４００ｎｓｅｃ付近のピークとＧｅの含有を示す５８００ｎｓｅｃ付近のピークとが観測された。スペクトル（ＩＩ）〜（ＩＶ）においても、スペクトル（Ｉ）と同様にＳｉ，Ｇｅの含有を示すピークが観測された。ところが、スペクトル（Ｖ），（ＶＩ）では、Ｇｅの含有を示すピークの強度が次第に減少している。このことから、７００℃付近においてＧｅの蒸発が観測され始めているといえる。さらに、スペクトル（ＶＩＩ）〜（ＩＸ）においてもＧｅの含有を示すピークの強度が減少しており、スペクトル（ＩＸ）ではピークがほとんど表れていない。このことから、基板に７５０℃，６０分で熱処理を施すことにより、ＳｉＧｅ層の表面付近にあったＧｅの多くが蒸発したことがわかる。
以上の結果から、ＳｉＧｅ層の表面付近のＧｅの蒸発は、基板を７００℃以上の温度に加熱することにより観測されることと、熱処理の時間を長くすると蒸発するＧｅの量は多くなることとがわかる。よって、Ｇｅの蒸発のための熱処理において、熱処理温度は７００℃以上であればよく、熱処理時間は熱処理温度によって変えることができるといえる。
また、Ｇｅの蒸発が起こるのはＳｉＧｅ層の表面からおくゆき１５ｎｍ程度の部分に限られており、その奥方のＳｉＧｅの組成は変化しないことがＧｅ組成のおくゆき方向プロファイルにより確認されている。したがって、ＳｉＧｅ層のうち表面からのおくゆき１５ｎｍ程度以下の部分を酸化することにより厚さ３０ｎｍ程度以下の酸化膜を形成する場合に、本発明の効果を大きく得ることができる。
以下に、本実施形態において得られる効果について述べる。
まず、図１（ｃ）に示す工程で、ＳｉＧｅ層３のうちのトレンチ７ａに露出する部分からＧｅを蒸発させてＧｅ蒸発部８を形成した後、図２（ａ）に示す工程で、Ｇｅ蒸発部８のうちの一部を酸化することによりトレンチ側壁膜９の一部を形成する。これにより、図２（ａ）に示す工程では、Ｇｅ組成比の低いＧｅ蒸発部８を酸化することにより、Ｓｉを酸化して得られるのと同様の良質なＳｉＯ_２を得ることができる。
加えて、ＳｉＧｅ層３の他の部分よりもＧｅ組成比の低いＧｅ蒸発部８を酸化するため、従来よりも偏析するＧｅの量を少なくすることができる。これにより、ＳｉＧｅ層３とトレンチ側壁膜９との界面付近に高組成比のＧｅが含まれる領域が形成されにくくなるので、発生する界面準位の数を低減することができる。具体的には、本実施形態のＳｉＧｅ層３とトレンチ側壁膜９との間に形成される界面準位の密度は１０^９〜１０^１１ｃｍ^−２となり、この値は、Ｓｉ層を酸化することにより形成されるＳｉＯ_２とＳｉとの界面における界面準位密度と同程度の値である。以上のことから、Ｇｅの偏析と界面準位との発生を抑制することが可能となるため、ＳｉＧｅ層３とトレンチ側壁膜９との間の界面のうちゲート電極１２の下に位置する部分においてリーク電流の発生の抑制が可能となり、しきい値電圧の変動が生じるおそれもなくなる。
図６は、図４（ａ），（ｂ）に示すＳｉＧｅ ｐ−ＭＯＳＦＥＴのドレイン電流−ゲート電圧特性を示したグラフ図である。図６に示したグラフ図のデータは、ゲート長およびゲート幅が共に５０μｍ、ソース−ドレイン電圧が−３００ｍＶの条件で測定した場合のデータである。図６から、本実施形態の半導体装置においてはしきい値電圧のサブスレッショルド特性のグラフ上にハンプが現れることがなく、オフ時のドレイン電流も十分に抑制されていることがわかる。
なお、本実施形態においては、ＳｉＧｅ層を用いた場合を例にあげて説明したが、本発明は、ＳｉとＧｅとを含む層を有する半導体装置に適用することができる。このことから、ＳｉＧｅ層のかわりにＳｉＧｅＣ層を用いてもよい。ＳｉＧｅＣ層の組成比は、例えばＧｅ組成率が１５％であり、Ｃ組成率が１％である。
また、本実施形態は、ＳＯＩ基板の上に形成されたＳｉＧｅ層や、ＳＯＩ基板の上に形成されたＳｉＧｅＣ層を有する半導体装置にも適用することができる。
−第２の実施形態−
本実施形態では、第１の実施形態で述べた半導体装置の製造方法を変形した製造方法について述べる。なお、以下では、ＳｉＧｅＣ層を有する半導体装置を例にして説明する。
本実施形態の半導体装置の製造方法のうちゲート絶縁膜を形成するまでの工程について、図７（ａ）〜図９（ｂ）を参照しながら述べる。図７（ａ）〜（ｃ），図８（ａ）〜（ｃ）および図９（ａ），（ｂ）は、本実施形態において、ＳｉＧｅＣ層を有するｐ−ＭＯＳＦＥＴの製造方法のうちゲート絶縁膜を形成するまでの工程を示した断面図である。
まず、図７（ａ）に示す工程で、ｎ型不純物濃度が１×１０^１８ｃｍ^−３であるＳｉ基板２１上に、ＵＨＶ−ＣＶＤ法により、厚さ１０ｎｍのＳｉバッファ層２２と、厚さ１５ｎｍの，Ｇｅ組成率が２５％，Ｃ組成率が０．７％であるＳｉＧｅＣ層２３とをエピタキシャル成長させる。このＵＨＶ−ＣＶＤ法では、Ｓｉ，ＧｅおよびＣのソースガスとしてはＳｉ_２Ｈ_６（ジシラン），ＧｅＨ_４（ゲルマン）およびＳｉＨ_３ＣＨ_３を用いる。また、成長温度は５００℃であり、意図的なドーピングは行なっていない。なお、半導体基板は、活性層形成領域Ｒａｃと素子分離領域Ｒｒｅとに分けられる。
その後、ＣＶＤ法により、ＳｉＧｅＣ層２３の上に堆積酸化膜２４を形成する。
次に、図７（ｂ）に示す工程で、堆積酸化膜２４の上に、厚さ２１０ｎｍのシリコン窒化膜２５を形成する。そして、シリコン窒化膜２５，堆積酸化膜２４のうち素子分離領域Ｒｒｅに位置する部分を除去する。そして、シリコン窒化膜２５，堆積酸化膜２４のうち活性層形成領域Ｒａｃに残った部分をマスクとして、ＳｉＧｅＣ層２３，Ｓｉバッファ層２２およびＳｉ基板２１の上部をパターニングすることにより、深さ０．４〜０．８μｍ程度のトレンチ２６ａを形成する。
次に、図７（ｃ）に示す工程で、２．６６×１０^−７Ｐａの真空下において、基板上に、７５０℃，６０分の熱処理を行なう。熱処理を行なうことによって、トレンチ２６ａの表面部のうちＳｉＧｅＣ層２３が露出する部分ではＧｅの蒸発が起こる。このＧｅの蒸発によって、ＳｉＧｅＣ層２３のうちトレンチ２６ａに露出する表面からおくゆき１５ｎｍ程度に位置する部分にはＧｅ蒸発部２８が形成される。
このＧｅ蒸発部８のおくゆきは、素子動作に影響しない程度であることが好ましい。したがって、Ｇｅ蒸発部８のおくゆきが３０ｎｍ以下であることにより、素子の動作領域の一部のＧｅの組成比が低下するなどの不具合を生じさせるおそれを回避することができる。
Ｇｅ蒸発部２８においては、熱処理前に含まれていたＧｅのうちのほぼ全てが蒸発しており、Ｇｅはほとんど含まれていない。ただし、Ｇｅ蒸発部２８においては、熱処理条件の変化等の原因により、熱処理前に含まれていたＧｅのうちの一部が蒸発して、ＳｉＧｅＣ層２３のうちの他の部分よりも低い組成比のＧｅが含まれていてもよい。
上述の熱処理は、７００℃〜１０５０℃の温度範囲において行なうことにより、ＳｉＧｅＣ層２３などの劣化に起因する不具合を生じさせることなくＧｅを蒸発させることができる。ここで、熱処理温度が高温になると、熱処理に必要な時間は短縮される。一方、熱処理温度が低温になると、よりＳｉＧｅＣ層２３を安定に保った状態で熱処理を行なうことができる。これらの兼ね合いから、熱処理の温度範囲は、好ましくは７００℃〜９５０℃であり、より好ましくは７５０℃〜８５０℃である。
熱処理を行なう時間は、７００℃の温度では１２０分間、７５０℃の温度では６０分間、８５０℃の温度では３０分間、１０５０℃の温度では５秒間とすることが好ましい。その他の温度で熱処理を行なう場合には、熱処理時間は熱処理温度に対応して設定される。
Ｇｅを蒸発させるための熱処理は、１３３Ｐａ以下の気圧を有する真空下か、または非酸化雰囲気下において行なう。真空下で熱処理を行なう場合には、気圧の値が低くなるにしたがって、Ｇｅの蒸発をより効率的に行なうことができるようになる。一方、非酸化雰囲気下で熱処理を行なう場合には、気圧を常圧かまたは減圧に保つ。この場合には、真空の状態に保つ必要がないので、よりコストを削減することができるという利点がある。なお、非酸化雰囲気とは、具体的には不活性ガスまたは窒素等を含む雰囲気のことをいう。
次に、図８（ａ）に示す工程で、基板上を７５０℃の温度下で酸化することにより、トレンチ７ａの側壁上に熱酸化膜２９を形成する。このとき、ＳｉＧｅＣ層２３においては、Ｇｅ組成比の低いＧｅ蒸発部２８が酸化されるので従来よりも偏析するＧｅの量が少なくなり、ＳｉＧｅＣ層２３と熱酸化膜２９との界面における界面準位を低減することができる。
次に、図８（ｂ）に示す工程で、基板上にトレンチ２６ａを埋める酸化膜を形成し、この酸化膜のうち活性層形成領域Ｒａｃに位置する部分をエッチバックあるいはＣＭＰ（化学的機械的研磨法）によって除去することにより、トレンチ２６ａを埋めるトレンチ酸化層３０を形成する。これにより、半導体基板における各活性層形成領域Ｒａｃは、トレンチ酸化層３０と，それを覆う熱酸化膜２９とからなるトレンチ素子分離２６によって個々に分離されることになる。
次に、図８（ｃ）に示す工程で、シリコン窒化膜２５と堆積酸化膜２４とのうち活性層形成領域Ｒａｃに残存している部分をエッチングにより除去して、ＳｉＧｅＣ層２３のうち活性層形成領域Ｒａｃに位置する部分を露出させる。
次に、図９（ａ）に示す工程で、２．６６×１０^−７Ｐａの真空下において、基板上に、７５０℃，６０分の熱処理を行なう。これにより、ＳｉＧｅＣ層２３のうちの上部では、Ｇｅの蒸発が起こる。ここで、ＳｉＧｅＣ層２３の上部とは、基板のうちトレンチの表面の付近に位置する領域であり、素子の動作領域とは異なる領域である。このＧｅの蒸発によって、ＳｉＧｅＣ層２３のうち上面から１５ｎｍ程度の深さまでに位置する部分にはＧｅ蒸発部３１が形成される。
ここで、ＳｉＧｅＣ層２３のうちＧｅ蒸発部２８とＧｅ蒸発部３１とを除く部分は、熱処理前と同様の組成を有する主要部となる。Ｇｅ蒸発部３１においては、熱処理前に含まれていたＧｅのうちのほぼ全てが蒸発しており、Ｇｅはほとんど含まれていない。ただし、Ｇｅ蒸発部３１においては、熱処理条件の変化等の原因により、熱処理前に含まれていたＧｅのうちの一部が蒸発して、ＳｉＧｅＣ層２３のうちの他の部分よりも低い組成比のＧｅが含まれていてもよい。
この工程における熱処理の温度範囲、時間、雰囲気の条件は、図７（ｃ）に示す工程において行なった熱処理と同様である。
次に、図９（ｂ）に示す工程で、基板上を７５０℃の温度下で酸化することにより、ＳｉＧｅＣ層２３の上にゲート酸化膜３２を形成する。このとき、ＳｉＧｅＣ層２３においては、Ｇｅ組成比の低いＧｅ蒸発部３１が酸化されるので偏析するＧｅの量が少なくなり、ＳｉＧｅＣ層２３とゲート酸化膜３２との界面における界面準位を低減することができる。
以後の工程は、第１の実施形態と同様である。
本実施形態においては、第１の実施形態の場合と同様の効果が得られる。それに加えて、さらに、以下のような効果が得られる。
本実施形態においては、Ｇｅ蒸発部３１のうちの上部を酸化することによりゲート酸化膜３２を形成するため、従来の製造方法による場合のようにＳｉＧｅＣ層の上にキャップ層を形成する必要がなくなり、工程を簡略化することができる。
なお、本実施形態において、Ｇｅ蒸発部３１を形成するための熱処理は、ＳｉＧｅＣ層２３を形成する工程からゲート酸化膜３２を形成する工程までの間の工程であれば、どの工程で行なっても同様の効果を得ることができる。
また、本実施形態はＳｉＧｅ層を用いたｐ−ＭＯＳＦＥＴにも適用できる。
また、本実施形態は、ＳＯＩ基板の上に形成されたＳｉＧｅ層や、ＳＯＩ基板の上に形成されたＳｉＧｅＣ層を有する半導体装置にも適用することができる。
−第３の実施形態−
本実施形態では、ＳｉＧｅ層と、ＳｉＧｅ層の上に成長されたＳｉ層（歪みＳｉ層）とを有する半導体層を用いる半導体装置について、図１３（ａ），（ｂ）を参照しながら説明する。図１３（ａ），（ｂ）は、第３の実施形態における半導体装置の製造工程のうち、トレンチの表面部に熱処理を行なう工程と熱酸化を行なう工程とを示す断面図である。
まず、図１３（ａ）に示すような基板を得るために、以下の工程を行なう。まず、シリコン基板４１の上に、厚さ２．５μｍでありＧｅ組成率が２０〜５０％のＳｉＧｅ層４２と、厚さ５００ｎｍであり、Ｇｅ組成率が５０％以上である緩和ＳｉＧｅ層４３と、厚さ５０ｎｍであり、緩和ＳｉＧｅ層４３の上にエピタキシャル成長された歪みＳｉ層４４と、厚さ１５ｎｍのシリコン酸化膜４５と、厚さ２１０ｎｍのシリコン窒化膜４６とを有する基板を準備する。
そして、異方性ドライエッチングによって、基板の素子分離領域Ｒｒｅに、シリコン窒化膜４６、シリコン酸化膜４５、歪みＳｉ層４４を貫通して、緩和ＳｉＧｅ層４３の上部を除去してなるトレンチ４７ａを形成する。
次に、図１３（ａ）に示す工程で、２．６６×１０^−７Ｐａの真空下において、７５０℃，６０分の熱処理を行なう。熱処理を行なうことによって、トレンチ４７ａの表面部のうち緩和ＳｉＧｅ層４３が露出する部分の付近ではＧｅの蒸発が起こる。このＧｅ蒸発によって、緩和ＳｉＧｅ層４３のうちトレンチ４７ａに露出する表面から１５ｎｍ程度のおくゆきまでに位置する部分にはＧｅ蒸発部４８が形成される。ここで、緩和ＳｉＧｅ層４３のうちＧｅ蒸発部４８を除く部分は、熱処理前から変化のない組成を有する主要部となる。Ｇｅ蒸発部４８においては、熱処理前に含まれていたＧｅのうちのほぼ全てが蒸発しており、Ｇｅはほとんど含まれていない。ただし、Ｇｅ蒸発部４８においては、熱処理条件の変化等の原因により、熱処理前に含まれていたＧｅのうちの一部が蒸発して、緩和ＳｉＧｅ層４３のうちの他の部分よりも低い組成比のＧｅが含まれていてもよい。
上述の熱処理は、７００℃〜１０５０℃の温度範囲において行なうことにより、緩和ＳｉＧｅ層４３などの劣化に起因する不具合を生じさせることなくＧｅを蒸発させることができる。ここで、熱処理温度が高温になると、熱処理に必要な時間は短縮される。一方、熱処理温度が低温になると、より緩和ＳｉＧｅ層４３を安定に保った状態で熱処理を行なうことができる。これらの兼ね合いから、熱処理の温度範囲は、好ましくは７００℃〜９５０℃であり、より好ましくは７５０℃〜８５０℃である。
熱処理を行なう時間は、７００℃の温度では１２０分間、７５０℃の温度では９０分間、８５０℃の温度では３０分間、１０５０℃の温度では５秒間とすることが好ましい。その他の温度で熱処理を行なう場合には、熱処理時間は熱処理温度に対応して設定される。
Ｇｅを蒸発させるための熱処理は、１３３Ｐａ以下の気圧を有する真空下か、または非酸化雰囲気下において行なう。真空下で熱処理を行なう場合には、気圧の値が低くなるにしたがって、Ｇｅの蒸発をより効率的に行なうことができるようになる。一方、非酸化雰囲気下で熱処理を行なう場合には、気圧を常圧かまたは減圧に保つ。この場合には、真空の状態に保つ必要がないので、よりコストを削減することができるという利点がある。なお、非酸化雰囲気とは、具体的には不活性ガスまたは窒素等を含む雰囲気のことをいう。
次に、図１３（ｂ）に示す工程で、トレンチ４７ａの表面部を７５０℃で熱酸化することにより、トレンチ４７ａの側壁を覆うトレンチ側壁膜４９を形成する。このとき、緩和ＳｉＧｅ層４３においては、Ｇｅ組成比の低いＧｅ蒸発部４８のうちの一部が酸化されてトレンチ側壁膜４９の一部となるため、従来の方法と比較して、偏析するＧｅの量を少なくすることができ、トレンチ側壁膜４９と緩和ＳｉＧｅ層４３との界面における界面準位も少なくすることが可能となる。このとき、Ｇｅ蒸発部４８のうちトレンチ４７ａの表面に近い部分が酸化されてトレンチ側壁膜４９の一部となっている。ただし、Ｇｅ蒸発部４８のうちほぼ全部分と緩和ＳｉＧｅ層４３のうちＧｅ蒸発部４８に近い部分とが酸化されることによりトレンチ側壁膜４９の一部となってもよい。その場合においても、従来の方法より偏析するＧｅの量を少なくすることが可能であるからである。
その後、トレンチ４７ａ内をシリコン酸化膜で埋めてトレンチ素子分離を形成し、さらに、基板のうちの活性層形成領域Ｒａｃに位置する部分に、ＭＩＳＦＥＴなどの素子を形成する。トレンチ素子分離を形成して素子を形成する工程は第１の実施形態の工程と同様であるので、説明を省略する。
なお、本実施形態では、上述したような基板のかわりとして、米国特許第５５３４７１３号公報（特許第２９９４２２７号公報）に開示されているひずみＳｉ層を有する層構造を形成してもよい。米国特許第５５３４７１３号公報を本願明細書に援用する。
−第４の実施形態−
本実施形態では、歪みＳｉ層を有する半導体装置において、第３の実施形態で述べたものとは異なる構成を有する半導体装置について、図１４（ａ）〜（ｄ）を参照しながら説明する。図１４（ａ）〜（ｄ）は、第４の実施形態における半導体装置の製造工程のうち、トレンチの表面部に熱酸化を行なう工程までを示す断面図である。
まず、図１４（ａ）に示す工程で、シリコン基板５１とシリコン酸化層５２とからなる基板の上に、Ｇｅ含有率が３０パーセントであり、厚さ１００ｎｍのＳｉＧｅ層（図示せず）を貼り合わせる。その後、８００℃で１時間の熱処理を行なうことにより、ＳｉＧｅ層が緩和して緩和ＳｉＧｅ層５３となる。続いて、緩和ＳｉＧｅ層５３の上に、厚さ５０ｎｍである歪みＳｉ層５４をエピタキシャル成長させる。
その後、歪みＳｉ層５４の上部を７５０℃の温度下で酸化することにより、厚さ１５ｎｍのシリコン酸化膜５５を形成する。シリコン酸化膜５の上に、７４０℃の温度下で厚さ２１０ｎｍのシリコン窒化膜５６を形成する。
そして、図１４（ｂ）に示す工程で、異方性ドライエッチングによって、基板の素子分離領域Ｒｒｅに、シリコン窒化膜５６、シリコン酸化膜５５、歪みＳｉ層５４および緩和ＳｉＧｅ層５３を貫通して、シリコン酸化層５２に到達するトレンチ５７ａを形成する。
次に、図１４（ｃ）に示す工程で、２．６６×１０^−７Ｐａの真空下において、７５０℃，６０分の熱処理を行なう。熱処理を行なうことによって、トレンチ５７ａの表面部のうち緩和ＳｉＧｅ層５３が露出する部分の付近ではＧｅの蒸発が起こる。このＧｅ蒸発によって、緩和ＳｉＧｅ層５３のうちトレンチ５７ａに露出する表面から１５ｎｍ程度のおくゆきまでに位置する部分にはＧｅ蒸発部５８が形成される。ここで、緩和ＳｉＧｅ層５３のうちＧｅ蒸発部５８を除く部分は、熱処理前から変化のない組成を有する主要部となる。Ｇｅ蒸発部５８においては、熱処理前に含まれていたＧｅのうちのほぼ全てが蒸発しており、Ｇｅはほとんど含まれていない。ただし、Ｇｅ蒸発部５８においては、熱処理条件の変化等の原因により、熱処理前に含まれていたＧｅのうちの一部が蒸発して、緩和ＳｉＧｅ層５３のうちの他の部分よりも低い組成比のＧｅが含まれていてもよい。
上述の熱処理は、７００℃〜１０５０℃の温度範囲において行なうことにより、緩和ＳｉＧｅ層５３などの劣化に起因する不具合を生じさせることなくＧｅを蒸発させることができる。ここで、熱処理温度が高温になると、熱処理に必要な時間は短縮される。一方、熱処理温度が低温になると、より緩和ＳｉＧｅ層５３を安定に保った状態で熱処理を行なうことができる。これらの兼ね合いから、熱処理の温度範囲は、好ましくは７００℃〜９５０℃であり、より好ましくは７５０℃〜８５０℃である。
熱処理を行なう時間は、７００℃の温度では１２０分間、７５０℃の温度では９０分間、８５０℃の温度では３０分間、１０５０℃の温度では５秒間とすることが好ましい。その他の温度で熱処理を行なう場合には、熱処理時間は熱処理温度に対応して設定される。
Ｇｅを蒸発させるための熱処理は、１３３Ｐａ以下の気圧を有する真空下か、または非酸化雰囲気下において行なう。真空下で熱処理を行なう場合には、気圧の値が低くなるにしたがって、Ｇｅの蒸発をより効率的に行なうことができるようになる。一方、非酸化雰囲気下で熱処理を行なう場合には、気圧を常圧かまたは減圧に保つ。この場合には、真空の状態に保つ必要がないので、よりコストを削減することができるという利点がある。なお、非酸化雰囲気とは、具体的には不活性ガスまたは窒素等を含む雰囲気のことをいう。
次に、図１４（ｄ）に示す工程で、トレンチ５７ａの表面部を７５０℃で熱酸化することにより、トレンチ５７ａの側壁を覆うトレンチ側壁膜５９を形成する。このとき、緩和ＳｉＧｅ層５３においては、Ｇｅ組成比の低いＧｅ蒸発部５８のうちの一部が酸化されてトレンチ側壁膜５９の一部となるため、従来の方法と比較して、偏析するＧｅの量を少なくすることができ、トレンチ側壁膜５９と緩和ＳｉＧｅ層５３との界面における界面準位も少なくすることが可能となる。このとき、Ｇｅ蒸発部５８のうちトレンチ５７ａに近い部分が酸化されてトレンチ側壁膜５９の一部となっている。ただし、Ｇｅ蒸発部５８のうちほぼ全部分と緩和ＳｉＧｅ層５３のうちＧｅ蒸発部５８に近い部分とが酸化されることによりトレンチ側壁膜５９の一部となってもよい。その場合においても、従来の方法より偏析するＧｅの量を少なくすることが可能であるからである。
その後、トレンチ５７ａ内をシリコン酸化膜で埋めてトレンチ素子分離を形成し、さらに、基板のうちの活性層形成領域Ｒａｃに位置する部分に、ＭＩＳＦＥＴなどの素子を形成する。トレンチを埋めてトレンチ素子分離を形成する工程、素子を形成する工程は第１の実施形態の工程と同様であるので、説明を省略する。
本実施形態では、シリコン酸化膜５２の上にＳｉＧｅ層を貼り合わせた基板を用いた。しかし、本発明では、シリコン酸化膜５２とＳｉＧｅ層との間にＳｉ層を介在させた基板を用いてもよい。この構造について、図１５を参照しながら説明する。図１５は、第４の実施形態において用いられる基板の形態の１つについて示す断面図である。
図１５に示すように、基板７０は、シリコン基板６１と、シリコン酸化層６２と、シリコン酸化層６２の上に形成された厚さ５０ｎｍのＳｉ層６３と、Ｓｉ層の上に形成され、Ｇｅ含有率が３０パーセントであり、厚さ１００ｎｍの緩和ＳｉＧｅ層６４と、厚さ５０ｎｍの歪みＳｉ層６５と、厚さ１５ｎｍのシリコン酸化膜６６と、厚さ２１０ｎｍのシリコン窒化膜６７とから構成されている。
基板７０を製造する方法としては、シリコン基板６１、シリコン酸化層６２およびＳｉ層６３からなるＳＯＩ基板の上に、Ｇｅ含有率が３０パーセントのＳｉＧｅ層（図示せず）を形成する。その後、図１４（ａ）において行なった熱処理と同様の熱処理を行なうことにより、ＳｉＧｅ層を緩和させて緩和ＳｉＧｅ層６４を形成する。その他の製造方法は、図１４（ａ）において述べた方法と同様である。
また、シリコン酸化膜５２とＳｉＧｅ層５３ａとの間に、Ｓｉ層とＧｅ層とを介在させてもよい。この構造について、図１６を参照しながら説明する。図１６は、第４の実施形態において用いられる基板の形態の１つについて示す断面図である。
図１６に示すように、基板８０は、シリコン基板７１と、シリコン酸化層７２と、シリコン酸化層７２の上に形成された厚さ５０ｎｍのＳｉ層７３と、Ｓｉ層の上に形成された厚さ１ｎｍのＧｅ層７４と、Ｇｅ層７４の上に形成され、Ｇｅ含有率が３０パーセントであり、厚さ１００ｎｍの緩和ＳｉＧｅ層７５と、厚さ５０ｎｍの歪みＳｉ層７６と、厚さ１５ｎｍのシリコン酸化膜７７と、厚さ２１０ｎｍのシリコン窒化膜７８とから構成されている。この構成では、Ｇｅ層が形成されていることにより、緩和ＳｉＧｅ層７５内の転位密度を低減することができる。
基板８０を製造する方法としては、シリコン基板７１、シリコン酸化層７２およびＳｉ層７３からなるＳＯＩ基板の上に、Ｇｅ層７４を挟んで、Ｇｅ含有率が３０パーセントのＳｉＧｅ層（図示せず）を形成する。その後、図１４（ａ）において行なった熱処理と同様の熱処理を行なうことにより、ＳｉＧｅ層を緩和させて緩和ＳｉＧｅ層７５を形成する。その他の製造方法は、図１４（ａ）において述べた方法と同様である。
なお、本実施形態では、ＳＯＩ基板を貼り合わせ法により製造する場合について述べた。しかし、本発明の図１４（ａ）、図１５および図１６に示すようなＳＯＩ基板は、ＳＩＭＯＸ法により製造されてもよい。
なお、図１５および図１６は、特開平９−１８０９９９号公報に開示されている層構造を示している。
−その他の実施形態−
上記実施形態では、ｐ−ＭＯＳＦＥＴの例を示したが、本発明においては、ｎ−ＭＯＳＦＥＴであってもよい。
さらに、本発明は、ＳｉＧｅ層またはＳｉＧｅＣ層を有するヘテロ接合バイポーラトランジスタにも適用することができる。この場合にも、Ｇｅを蒸発させることができる。
上記実施形態では、ＳｉとＧｅとを含む層をホールチャネルとする半導体装置の例を示したが、本発明は、チャネル層以外の層としてＳｉとＧｅとを含む層を有する半導体装置にも適用することができる。その場合には、製造工程においてＳｉとＧｅとを含む層が露出する工程で熱処理を行なうことにより、Ｇｅを蒸発させることができる。
なお、本発明は、上記実施形態で示した工程に限らず、ＳｉＧｅ層あるいはＳｉＧｅＣ層の酸化工程の前処理として用いることができる。その場合にも、Ｇｅを蒸発させることができる。
産業上の利用可能性
本発明の半導体装置およびその製造方法は、ＳｉとＧｅとを含む層を有するデバイスとその製造方法に利用することができ、特に、ＳｉＧｅ層またはＳｉＧｅＣ層を有し、トレンチ素子分離により素子ごとに分離されるデバイスとその製造方法に利用される。
【図面の簡単な説明】
図１（ａ）〜（ｃ）は、第１の実施形態において、ＳｉＧｅ層を有するｐ−ＭＯＳＦＥＴの製造方法のうち熱処理を行なうまでの工程を示す断面図である。
図２（ａ）〜（ｃ）は、第１の実施形態において、ＳｉＧｅ層を有するｐ−ＭＯＳＦＥＴの製造方法のうちトレンチ素子分離を形成するまでの工程を示す断面図である。
図３（ａ），（ｂ）は、第１の実施形態の半導体装置の製造方法のうちトレンチ素子分離を形成した後の工程を示す断面図である。
図４（ａ），（ｂ）は、第１の実施形態の半導体装置の構造を示す断面図および平面図である。
図５（ａ），（ｂ）は、第１の実施形態において、熱処理を行なった後のＳｉＧｅ層の表面におけるＧｅの含有を低速イオン散乱法により観測した結果を示したグラフ図，測定方法を示した断面図である。
図６は、図４（ａ），（ｂ）に示すＳｉＧｅ ｐ−ＭＯＳＦＥＴのドレイン電流−ゲート電圧特性を示したグラフ図である。
図７（ａ）〜（ｃ）は、第２の実施形態において、ＳｉＧｅＣ層を有するｐ−ＭＯＳＦＥＴの製造方法のうち熱処理を行なうまでの工程を示した断面図である。
図８（ａ）〜（ｃ）は、第２の実施形態において、ＳｉＧｅＣ層を有するｐ−ＭＯＳＦＥＴの製造方法のうちトレンチ素子分離を形成するまでの工程を示した断面図である。
図９は、（ａ），（ｂ）は、第２の実施形態において、ＳｉＧｅＣ層を有するｐ−ＭＯＳＦＥＴの製造方法のうちゲート酸化膜を形成するまでの工程を示した断面図である。
図１０（ａ）〜（ｅ）は、従来の方法によって、ＳｉＧｅ層が形成されている基板にトレンチ素子分離を形成する工程を示した断面図である。
図１１（ａ），（ｂ）は、トレンチ素子分離を従来の形成方法により形成したｐ型ＭＯＳＦＥＴの構造を示す断面図および平面図である。
図１２は、図１１（ａ），（ｂ）に示すＳｉＧｅ ｐ−ＭＯＳＦＥＴのドレイン電流−ゲート電圧特性を示したグラフ図である。
図１３（ａ），（ｂ）は、第３の実施形態における半導体装置の製造工程のうち、トレンチの表面部に熱処理を行なう工程と熱酸化を行なう工程とを示す断面図である。
図１４（ａ）〜（ｄ）は、第４の実施形態における半導体装置の製造工程のうち、トレンチの表面部に熱酸化を行なう工程までを示す断面図である。
図１５は、第４の実施形態において用いられる基板の形態の１つについて示す断面図である。
図１６は、第４の実施形態において用いられる基板の形態の１つについて示す断面図である。

【０００４】
を露出させる。
このように、ＳｉとＧｅとを含む層を有する半導体装置において、トレンチの表面部を熱酸化することにより酸化膜を形成する方法は、特開平１０−７４９４３号公報（米国特許第６１９１４３２号公報）において開示されている。さらに、上記公報には、トレンチの表面部上に５ｎｍ〜５０ｎｍ程度のＳｉ層を形成した後に、Ｓｉ層を酸化する方法が開示されている。この方法は、特公平６−８０７２５号公報（米国特許第５２６６８１３号公報および第５３０８７８５号公報）にも開示されている。
ここで、トレンチ素子分離を図１０（ａ）〜（ｅ）に示す工程で形成した半導体装置であり、ＳｉＧｅ層をホールチャネルとするｐ型ＭＯＳＦＥＴ（ＳｉＧｅｐ−ＭＱＳＦＥＴ）について、図１１（ａ），（ｂ）を参照しながら説明する。図１１（ａ），（ｂ）は、トレンチ素子分離を従来の形成方法により形成したｐ型ＭＯＳＦＥＴの構造を示す断面図および平面図である。なお、図１１（ａ）は、図１１に示すＸＩ−ＸＩ線に沿った断面を示した断面図である。
Ｓｉ基板１０１のうち活性層形成領域Ｒａｃの上にはＳｉバッファ層１０２と、ＳｉＧｅ層１０３と、Ｓｉキャップ層１０４とが形成されており、Ｓｉキャップ層１０４の上には、ゲート絶縁膜１１０を挟んでゲート電極１１１が形成されている。Ｓｉキャップ層１０４とＳｉＧｅ層１０３とＳｉバッファ層１０２とＳｉ基板１０１とのうち、ゲート電極１１１の側方に位置する部分には、ｐ型イオンが高濃度にドーピングされたソース・ドレイン領域１１２が互いに離間して設けられている。Ｓｉキャップ層１０４とＳｉＧｅ層１０３とＳｉバッファ層１０２とＳｉ基板１０１とのうち、ゲート電極１１１の下、つまりソース・ドレイン領域１１２の間に位置する部分がチャネル領域として機能する。
Ｓｉ基板１０１のうち素子分離領域Ｒｒｅには、トレンチ酸化膜１０９とそれを覆うトレンチ側壁膜１０８とからなるトレンチ素子分離１０７が形成されており、これにより各活性層形成領域Ｒａｃのうち動作領域となる部分は分離されている。
Ｓｉキャツプ層１０４およびトレンチ素子分離１０７の上には、ゲート電極１１を覆う層間絶縁膜１１４が形成されている。そして、層間絶縁膜１１４およ

【００１３】
次に、本実施形態の半導体装置の製造方法のうちトレンチ素子分離を形成した後の工程について、図３（ａ），（ｂ）および図４（ａ），（ｂ）を参照しながら説明する。図３（ａ），（ｂ）は、本実施形態の半導体装置の製造方法のうちトレンチ素子分離を形成した後の工程を示す断面図である。図４（ａ），（ｂ）は、本実施形態の半導体装置の構造を示す断面図および平面図である。なお、図４（ａ）は、図４（ｂ）のＩＶ−ＩＶ線における断面図である。
まず、図３（ａ）に示す工程で、活性層形成領域Ｒａｃにおいて露出しているＳｉキャップ層４のうちの上部を７５０℃で熱酸化することにより、厚さ８ｎｍの熱酸化膜１１ａを形成する。
次に、図３（ｂ）に示す工程で、熱酸化膜１１ａの上に厚さ２００ｎｍ程度の多結晶シリコン層を堆積した後、多結晶シリコン層にＢ（ホウ素）をイオン注入する。その後、多結晶シリコン層および熱酸化膜１１ａをパターニングすることにより、ゲート電極１２とゲート酸化膜１１を形成する。そして、ゲート電極１２とゲート酸化膜１１をマスクとして、Ｂ（ホウ素）をイオン注入することにより、ソース・ドレイン領域１３を形成する。
その後、図４（ａ），（ｂ）に示す構造を得るために、以下の処理を行なう。基板上に、厚さ５００ｎｍの，酸化シリコンからなる層間絶縁膜１４を形成する。その後、ソース・ドレイン領域１３における不純物等を活性化させるための熱処理を行なう。そして、層間絶縁膜１４を貫通してソース・ドレイン領域１３に到達するコンタクトホールを形成した後、コンタクトホールを埋めて層間絶縁膜１４の一部の上に延びるＡＩ配線１５を形成する。以上の工程により、本実施形態における半導体装置を形成することができる。
ここで、上述のような熱処理によるＧｅの蒸発について、図５（ａ），（ｂ）を参照しながら述べる。図５（ａ），（ｂ）は、熱処理を行なった後のＳｉＧｅ層の表面におけるＧｅの含有を低速イオン散乱法により観測した結果を示したグラフ図，測定方法を示した断面図である。
ここで、低速イオン散乱法の測定方法について説明する。まず、（００１）の面方位を有するＳｉ基板上に、Ｇｅ組成率が１５％であるＳｉＧｅ層をＵＨＶ−ＣＶＤ法により成長させる。そして、この基板を基板加熱機構を有する低速イオ

【００２０】
ず、シリコン基板４１の上に、厚さ２．５μｍでありＧｅ組成率が２０〜５０％のＳｉＧｅ層４２と、厚さ５００ｎｍであり、Ｇｅ組成率が５０％以上である緩和ＳｉＧｅ層４３と、厚さ５０ｎｍであり、緩和ＳｉＧｅ層４３の上にエピタキシャル成長された歪みＳｉ層４４と、厚さ１５ｎｍのシリコン酸化膜４５と、厚さ２１０ｎｍのシリコン窒化膜４６とを有する基板を準備する。
そして、異方性ドライエッチングによって、基板の素子分離領域Ｒｒｅに、シリコン窒化膜４６、シリコン酸化膜４５、歪みＳｉ層４４を貫通して、緩和ＳｉＧｅ層４３の上部を除去してなるトレンチ４７ａを形成する。
次に、図１３（ａ）に示す工程で、２．６６×１０^−７Ｐａの真空下において、７５０℃，６０分の熱処理を行なう。熱処理を行なうことによって、トレンチ４７ａの表面部のうち緩和ＳｉＧｅ層４３が露出する部分の付近ではＧｅの蒸発が起こる。このＧｅ蒸発によって、緩和ＳｉＧｅ層４３のうちトレンチ４７ａに露出する表面から１５ｎｍ程度のおくゆきまでに位置する部分にはＧｅ蒸発部４８が形成される。ここで、緩和ＳｉＧｅ層４３のうちＧｅ蒸発部４８を除く部分は、熱処理前から変化のない組成を有する主要部となる。Ｇｅ蒸発部４８においては、熱処理前に含まれていたＧｅのうちのほぼ全てが蒸発しており、Ｇｅはほとんど含まれていない。ただし、Ｇｅ蒸発部４８においては、熱処理条件の変化等の原因により、熱処理前に含まれていたＧｅのうちの一部が蒸発して、緩和ＳｉＧｅ層４３のうちの他の部分よりも低い組成比のＧｅが含まれていてもよい。
上述の熱処理は、７００℃〜１０５０℃の温度範囲において行なうことにより、歪みＳｉ層４４などの劣化に起因する不具合を生じさせることなくＧｅを蒸発させることができる。ここで、熱処理温度が高温になると、熱処理に必要な時間は短縮される。一方、熱処理温度が低温になると、より歪みＳｉ層４４を安定に保った状態で熱処理を行なうことができる。これらの兼ね合いから、熱処理の温度範囲は、好ましくは７００℃〜９５０℃であり、より好ましくは７５０℃〜８５０℃である。
熱処理を行なう時間は、７００℃の温度では１２０分間、７５０℃の温度では９０分間、８５０℃の温度では３０分間、１０５０℃の温度では５秒間とすることが好ましい。その他の温度で熱処理を行なう場合には、熱処理時間は熱処理温

【００２３】
、歪みＳｉ層５４などの劣化に起因する不具合を生じさせることなくＧｅを蒸発させることができる。ここで、熱処理温度が高温になると、熱処理に必要な時間は短縮される。一方、熱処理温度が低温になると、より歪みＳｉ層５４を安定に保った状態で熱処理を行なうことができる。これらの兼ね合いから、熱処理の温度範囲は、好ましくは７００℃〜９５０℃であり、より好ましくは７５０℃〜８５０℃である。
熱処理を行なう時間は、７００℃の温度では１２０分間、７５０℃の温度では９０分間、８５０℃の温度では３０分間、１０５０℃の温度では５秒間とすることが好ましい。その他の温度で熱処理を行なう場合には、熱処理時間は熱処理温度に対応して設定される。
Ｇｅを蒸発させるための熱処理は、１３３Ｐａ以下の気圧を有する真空下か、または非酸化雰囲気下において行なう。真空下で熱処理を行なう場合には、気圧の値が低くなるにしたがって、Ｇｅの蒸発をより効率的に行なうことができるようになる。一方、非酸化雰囲気下で熱処理を行なう場合には、気圧を常圧かまたは減圧に保つ。この場合には、真空の状態に保つ必要がないので、よりコストを削減することができるという利点がある。なお、非酸化雰囲気とは、具体的には不活性ガスまたは窒素等を含む雰囲気のことをいう。
次に、図１４（ｄ）に示す工程で、トレンチ５７ａの表面部を７５０℃で熱酸化することにより、トレンチ５７ａの側壁を覆うトレンチ側壁膜５９を形成する。このとき、緩和ＳｉＧｅ層５３においては、Ｇｅ組成比の低いＧｅ蒸発部５８のうちの一部が酸化されてトレンチ側壁膜５９の一部となるため、従来の方法と比較して、偏析するＧｅの量を少なくすることができ、トレンチ側壁膜５９と緩和ＳｉＧｅ層５３との界面における界面準位も少なくすることが可能となる。このとき、Ｇｅ蒸発部５３のうちトレンチ５７ａに近い部分が酸化されてトレンチ側壁膜５９の一部となっている。ただし、Ｇｅ蒸発部５８のうちほぼ全部分と緩和ＳｉＧｅ層５３のうちＧｅ蒸発部５８に近い部分とが酸化されることによりトレンチ側壁膜５９の一部となってもよい。その場合においても、従来の方法より偏析するＧｅの量を少なくすることが可能であるからである。
その後、トレンチ５７ａ内をシリコン酸化膜で埋めてトレンチ素子分離を形成

本発明は、ＳｉおよびＧｅを含む層を有する半導体装置およびその製造方法に関し、特に、ＳｉＧｅ層またはＳｉＧｅＣ層を有する半導体装置に関する。

近年、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）の混晶であるＳｉ_1-xＧｅ_x層（０＜ｘ＜１）（本明細書中ではＳｉＧｅ層と記す）を用いたヘテロ接合電界効果トランジスタやヘテロ接合バイポーラトランジスタなどの研究開発が盛んに行なわれている。

ＳｉＧｅ層を用いたヘテロ接合デバイスでは、ＳｉＧｅ層中のキャリアの高い移動度に起因して高速動作を実現することができる。加えて、ＳｉＧｅ層を用いたデバイス（本明細書中ではＳｉＧｅデバイスと記す）の製造工程はＳｉ層を用いたデバイス（本明細書中ではＳｉデバイスと記す）の製造工程と互換性を示す。そのため、ＳｉＧｅデバイスの製造工程のうちのほとんどの工程では、従来のＳｉデバイスの製造技術および製造ラインを利用することができる。このことから、ＳｉＧｅデバイスをＳｉ基板上に集積化することも可能である。このように、ＳｉＧｅデバイスは性能およびコスト面で優れた性質を有する。

ところで、ＳｉＧｅデバイスをＳｉ基板上に数多く集積化する場合には、従来のＳｉデバイスの場合と同様に、個々のデバイスを電気的に絶縁する素子分離技術が重要になる。

従来において、素子分離の方法としては、選択酸化（ＬＯＣＯＳ）法やトレンチ分離法がある。しかしながら、ＬＯＣＯＳ法では、いわゆるバーズビークが形成されて素子分離用の酸化膜がトランジスタ形成領域に侵入するおそれがある。これを回避しようとすると、トランジスタ形成領域が狭くなり集積回路の微細化に支障をきたす。そこで、近年の微細ルールにおける集積回路においては、トランジスタ形成領域の縮小を引き起こすことなく素子分離を行なうことができるトレンチ素子分離法が主流となっている。

ＳｉＧｅ層を用いたデバイスにおける素子分離の方法について以下に述べる。特許文献１では、ＬＯＣＯＳ法により、ＳｉＧｅ層を有する素子の素子分離を図っている。しかしながら、上述の理由によって、ＳｉＧｅデバイスにおける素子分離方法も、Ｓｉデバイスと同様にトレンチ素子分離法が主流となると考えられる。このトレンチ素子分離法を形成する方法は、ＳｉＧｅ層を形成する前にトレンチを形成する方法と、ＳｉＧｅ層を形成した後にトレンチを形成する方法との２種類に大きく分けることができる。

まず、基板上にＳｉＧｅ層を形成する前にトレンチ素子分離を形成する方法について以下に述べる。この方法では、トレンチ分離の工程がＳｉＧｅ層を形成する前の工程であるので従来のＳｉデバイスに用いるプロセス技術を用いることができる。しかしながら、トレンチ素子分離を形成した後の基板上にＳｉＧｅ層をエピタキシャル成長によって形成する際には、非選択法においては酸化膜や多結晶シリコン膜上には多結晶ＳｉＧｅ層が形成され、この多結晶ＳｉＧｅ層が電流のリークの原因になるおそれがあり、また、選択成長法においては、選択成長領域の周辺部（境界部）において、ファセット面が形成されることによってしきい値電圧が変動してしまうなどの不具合がある。

次に、基板上にＳｉＧｅ層を形成した後にトレンチ素子分離を形成する方法にについて、図１０（ａ）〜（ｅ）を参照しながら以下に説明する。図１０（ａ）〜（ｅ）は、従来の方法によって、ＳｉＧｅ層が形成されている基板にトレンチ素子分離を形成する工程を示した断面図である。なお、図１０（ａ）〜（ｅ）では、従来のＳｉデバイスにおけるトレンチ素子分離の形成工程と同様の工程によりトレンチ素子分離を形成している。

まず、図１０（ａ）に示す工程で、ｎ型不純物濃度が１×１０¹⁸ｃｍ^-3であるＳｉ基板１０１上に、ＵＨＶ−ＣＶＤ法により、厚さ１０ｎｍのＳｉバッファ層１０２と、厚さ１５ｎｍでありＧｅ組成率が２５％であるＳｉＧｅ層１０３と、厚さ１５ｎｍのＳｉキャップ層１０４とをエピタキシャル成長させる。このＵＨＶ−ＣＶＤ法では、ＳｉおよびＧｅのソースガスとしてＳｉ₂Ｈ₆（ジシラン）およびＧｅＨ₄ （ゲルマン）を用いる。また、成長温度は５５０℃であり、意図的なドーピングは行なわない。なお、半導体基板は、活性層形成領域Ｒａｃと素子分離領域Ｒｒｅとに分けられる。

次に、図１０（ｂ）に示す工程で、Ｓｉキャップ層１０４の上部を熱酸化することによりシリコン熱酸化膜１０５を形成する。この熱酸化により、Ｓｉキャップ層１０４の上部が酸化されて熱酸化膜となるため、Ｓｉキャップ層１０４は８ｎｍ程度の厚さとなる。なお、このときの熱酸化温度は７５０℃である。次に、シリコン熱酸化膜１０５の上に、厚さ２１０ｎｍのシリコン窒化膜１０６を形成する。なお、シリコン窒化膜１０６の堆積温度は７４０℃である。このとき、シリコン熱酸化膜１０５およびシリコン窒化膜１０６を形成するときの温度を低温にすることにより、Ｓｉ結晶の上に形成されて歪んだ状態にあるＳｉＧｅ層１０３が緩和して欠陥が発生するのを防ぐことができる。

そして、異方性ドライエッチングによって、シリコン窒化膜１０６およびシリコン熱酸化膜１０５のうち素子分離領域Ｒｒｅに位置する部分を除去する。続いて、シリコン窒化膜１０６およびシリコン熱酸化膜１０５のうち活性層形成領域Ｒａｃに残った部分をマスクとしてＳｉキャップ層１０４，ＳｉＧｅ層１０３，Ｓｉバッファ層１０２およびＳｉ基板１０１の上部をパターニングすることにより、Ｓｉ基板１０１に到達する、深さ０．４〜０．８μｍ程度のトレンチ１０７ａを形成する。ここで、トレンチ１０７ａを形成することにより、トレンチ１０７ａの側壁上にはＳｉＧｅ層１０３の側面が露出することになる。

次に、図１０（ｃ）に示す工程で、トレンチ１０７ａの側壁を７５０℃で熱酸化することにより、トレンチの側壁上を覆うトレンチ側壁膜１０８を形成する。

次に、図１０（ｄ）に示す工程で、基板上に酸化膜を形成し、この酸化膜のうち活性層形成領域Ｒａｃに位置する部分をエッチバックあるいはＣＭＰ（化学的機械的研磨法）によって除去することにより、トレンチ１０７ａを埋めるトレンチ酸化膜１０９を形成する。これにより、半導体基板における各動作領域は、トレンチ酸化膜１０９とトレンチ側壁膜１０８とからなるトレンチ素子分離１０７によって個々に分離されることになる。

次に、図１０（ｅ）に示す工程で、基板上のうち活性層形成領域Ｒａｃに残存しているシリコン窒化膜１０６およびシリコン熱酸化膜１０５をエッチングにより除去して、Ｓｉキャップ層１０４のうち活性層形成領域Ｒａｃに位置する部分を露出させる。

このように、ＳｉとＧｅとを含む層を有する半導体装置において、トレンチの表面部を熱酸化することにより酸化膜を形成する方法は、特許文献２において開示されている。さらに、上記公報には、トレンチの表面部上に５ｎｍ〜５０ｎｍ程度のＳｉ層を形成した後に、Ｓｉ層を酸化する方法が開示されている。この方法は、特許文献３にも開示されている。

ここで、トレンチ素子分離を図１０（ａ）〜（ｅ）に示す工程で形成した半導体装置であり、ＳｉＧｅ層をホールチャネルとするｐ型ＭＯＳＦＥＴ（ＳｉＧｅ ｐ−ＭＯＳＦＥＴ）について、図１１（ａ），（ｂ）を参照しながら説明する。図１１（ａ），（ｂ）は、トレンチ素子分離を従来の形成方法により形成したｐ型ＭＯＳＦＥＴの構造を示す断面図および平面図である。なお、図１１（ａ）は、図１１（ｂ）に示すXI-XI線に沿った断面を示した断面図である。

Ｓｉ基板１０１のうち活性層形成領域Ｒａｃの上にはＳｉバッファ層１０２と、ＳｉＧｅ層１０３と、Ｓｉキャップ層１０４とが形成されており、Ｓｉキャップ層１０４の上には、ゲート絶縁膜１１０を挟んでゲート電極１１１が形成されている。Ｓｉキャップ層１０４とＳｉＧｅ層１０３とＳｉバッファ層１０２とＳｉ基板１０１とのうち、ゲート電極１１１の側方に位置する部分には、ｐ型イオンが高濃度にドーピングされたソース・ドレイン領域１１２が互いに離間して設けられている。Ｓｉキャップ層１０４とＳｉＧｅ層１０３とＳｉバッファ層１０２とＳｉ基板１０１とのうち、ゲート電極１１１の下、つまりソース・ドレイン領域１１２の間に位置する部分がチャネル領域として機能する。

Ｓｉ基板１０１のうち素子分離領域Ｒｒｅには、トレンチ酸化膜１０９とそれを覆うトレンチ側壁膜１０８とからなるトレンチ素子分離１０７が形成されており、これにより各活性層形成領域Ｒａｃのうち動作領域となる部分は分離されている。

Ｓｉキャップ層１０４およびトレンチ素子分離１０７の上には、ゲート電極１１１を覆う層間絶縁膜１１４が形成されている。そして、層間絶縁膜１１４およびＳｉＯ₂ 膜を貫通してソース・ドレイン領域１１２に到達するＡｌ等からなる配線１１５が形成されている。従来のトレンチ素子分離を有するｐ−ＭＯＳＦＥＴは、以上のような構造を有している。
特開平１０−３２１７３３号公報（米国特許第６１１１２６７号公報） 特開平１０−７４９４３号公報（米国特許第６１９１４３２号公報） 特公平６−８０７２５号公報（米国特許第５２６６８１３号公報および第５３０８７８５号公報）

しかしながら、図１１（ａ），（ｂ）に示すＳｉＧｅｐ−ＭＯＳＦＥＴにおいて、図１０（ａ）〜（ｅ）に示すような従来の方法でトレンチ素子分離を形成すると、次のような不具合が生じていた。

図１０（ｃ）に示す工程では、トレンチ１０７ａの側壁にＳｉＧｅ層１０３の側面が露出する状態で熱酸化を行なうことによりトレンチ側壁膜１０８を形成する。熱酸化を行なっていくと、トレンチ１０７ａの側面に露出しているＳｉＧｅ層１０３の側面付近の領域においては、Ｓｉは酸化されてＳｉＯ₂ からなるトレンチ側壁膜１０８の一部となっていき、Ｇｅはトレンチ側壁膜１０８から追い出される。その結果、熱酸化が終わったときには、Ｇｅはトレンチ側壁膜１０８と、熱酸化されなかったＳｉＧｅ層１０３との界面に偏析して、高濃度のＧｅを含む層が形成されてしまう。また、熱酸化の条件によっては、トレンチ側壁膜１０８の中に高濃度のＧｅを含む領域が島のように分布して形成されることも報告されている。そして、図１１（ｂ）に示すように、活性層形成領域Ｒａｃと素子分離領域Ｒｒｅとの界面のうち、ゲート電極の下に位置するチャネル領域の端部にもＧｅが偏析してＧｅ偏析層１１６が形成されてしまう。

もともと、ＳｉＯ₂ 層とＳｉＧｅ層との界面には、ＳｉＯ₂ 層とＳｉ層との界面と比較して多くの界面準位が形成される。多くの界面準位が形成されると、しきい値電圧が変動するおそれが生じる。また、この界面準位は、異なるトランジスタ間やトランジスタ内のソース・ドレイン間のリーク電流の経路になるおそれがある。

また、トレンチ側壁膜１０８とＳｉＧｅ層１０３との間に高濃度のＧｅが含まれる領域が存在することによっても、しきい値電圧が変動するおそれが生じる。

図１２は、図１１（ａ），（ｂ）に示すＳｉＧｅ ｐ-ＭＯＳＦＥＴのドレイン電流−ゲート電圧特性を示すグラフ図である。図１２に示したグラフ図のデータは、ゲート長およびゲート幅が共に５０μｍであり、ソース−ドレイン電圧が−３００ｍＶの条件で測定した場合のデータである。上述したようなリーク電流の増加としきい値電圧の変動などの不具合により、トランジスタの特性が悪化していることがわかる。

熱酸化の際にＧｅが偏析するという不具合は、トレンチを形成する工程だけでなく、ＳｉＧｅ層の上にゲート酸化膜を形成する工程においても生じてしまう。そこで、このような場合には、ＳｉＧｅ層の上をＳｉキャップ層で被覆して、Ｓｉキャップ層を酸化することによりゲート酸化膜を形成することを余儀なくされている。

また、Ｓｉ、ＧｅおよびＣの混晶であるＳｉ_1-x-yＧｅ_xＣ_y 層（０＜ｘ＜１，０≦ｙ＜１、本明細書中ではＳｉＧｅＣ層と示す）を熱酸化するときにも、Ｇｅが偏析するという不具合がある。

本発明の目的は、ＳｉＧｅ層とＳｉＧｅＣ層とを熱酸化する際にＧｅの偏析領域が発生することを防ぐ手段を講ずることにより、リーク電流の抑制が可能であり、しきい値電圧の変動しにくい半導体装置およびその製造方法を提供することにある。

本発明の半導体装置の製造方法は、半導体基板の上方に、ＳｉとＧｅとを含む化合物半導体層を設ける工程（ａ）と、上記化合物半導体層の一部を除去することによりトレンチを形成する工程（ｂ）と、上記トレンチの表面部に熱処理を行なう工程（ｃ）と、上記トレンチの上記表面部のうちの少なくとも一部を酸化することにより熱酸化膜を形成する工程（ｄ）と、上記トレンチを絶縁体で埋めることにより、上記熱酸化膜と上記絶縁体とを含むトレンチ素子分離を形成する工程（ｅ）とを含む。

これにより、熱処理によって、化合物半導体層のうちトレンチの表面部に位置する部分のＧｅを蒸発させることができる。そして、表面部のＧｅ含有量を低減させた後に酸化を行なうので、偏析するＧｅの量を少なくすることができる。したがって、半導体装置の動作時には、形成される熱酸化膜から、化合物半導体層のうちの動作領域にかけて発生する界面準位の数を低減することができるので、リーク電流の抑制としきい値電圧の変動の抑制とを図ることができる。

上記工程（ｃ）では、真空下において上記熱処理を行なうことにより、より効率的にＧｅを蒸発させることができる。

上記工程（ｃ）では、非酸化雰囲気下において上記熱処理を行なうことにより、化合物半導体層における酸化の進行を伴わずに、Ｇｅを蒸発させることができる。また、コストを削減することもできる。

上記工程（ａ）の後に、上記化合物半導体層の上に、Ｓｉ層をエピタキシャル成長させる工程をさらに備えることにより、歪みを有するＳｉ層を形成することができ、駆動力の高い半導体装置を形成することができる。

上記工程（ａ）では、上記半導体基板の上に、絶縁層を挟んで上記化合物半導体層を設けることを特徴とすることにより、各素子がより確実に電気的分離された半導体装置を形成することができる。

上記熱処理は、７００℃以上１０５０℃以下の温度で行なわれることにより、化合物半導体層等の劣化に起因する不具合を伴うことなくＧｅを蒸発させることができる。

上記工程（ｄ）では、上記酸化によって、上記化合物半導体層のうち上記トレンチの表面からのおくゆきが３０ｎｍ以下の部分が酸化されることにより、化合物半導体層において、動作領域とは異なる領域を酸化して熱酸化膜を形成することができる。

上記工程（ｃ）では、上記化合物半導体層の上部にも熱処理を行ない、上記工程（ｄ）では、上記化合物半導体層の上記上部も酸化してゲート酸化膜を形成し、上記工程（ｄ）の後に、上記ゲート酸化膜の上にゲート電極を形成する工程をさらに備えることにより、ゲート酸化膜と化合物半導体層との間に偏析するＧｅの量を少なくすることができる。

本発明の半導体装置は、半導体基板と、上記半導体基板の上方に設けられ、ＳｉとＧｅとを含む化合物半導体層と、絶縁体と、上記絶縁体を囲む熱酸化膜とを
有するトレンチ素子分離とを備える半導体装置であって、上記化合物半導体層のうち上記熱酸化膜と接する部分では、上記化合物半導体層のうち動作領域となる部分に含まれるＧｅの濃度よりも低い濃度のＧｅの濃度が含まれることを特徴とする。

これにより、熱酸化膜と化合物半導体層との界面付近に偏析するＧｅの量が少なくなる。したがって、半導体装置の動作時に、界面準位の発生が抑制され、リーク電流の抑制としきい値電圧の変動の抑制とを図ることができる。

上記化合物半導体層のうち上記熱酸化膜と接する部分では、Ｇｅのうちの少なくとも一部が蒸発していることが好ましい。

上記化合物半導体層の上には、エピタキシャル成長されたＳｉ層が設けられていることにより、歪みを有するＳｉ層に起因して、駆動力を高めることができる。

上記半導体基板と上記化合物半導体層との間には、絶縁層が形成されていることにより、各素子ごとの電気的分離をより確実に行なうことができる。

上記熱酸化膜の厚さは３０ｎｍ以下であることにより、化合物半導体層のうち動作領域とは異なる領域から形成された熱酸化膜を得ることができる。

上記化合物半導体層の上には、ゲート酸化膜とゲート電極とがさらに設けられており、上記ゲート酸化膜は、上記化合物半導体層の上部に熱処理を行なうことによりＧｅを蒸発させた後、上記上部の少なくとも一部の酸化を行なうことにより形成されたことにより、ゲート酸化膜と化合物半導体層との間に偏析するＧｅの量を少なくすることができる。

本発明の半導体装置およびその製造方法によれば、リーク電流の抑制としきい値電圧の変動の抑制とを図ることができる。

−第１の実施形態−
本実施形態では、ＳｉＧｅ層を有する半導体装置の製造方法について、図１（ａ）〜図６を参照しながら説明する。なお、本実施形態では、ＳｉＧｅ層を有する半導体装置として、Ｓｉ層と、Ｓｉ層の上に成長されたＳｉＧｅ層（歪みＳｉＧｅ層）とを有する半導体装置について説明する。

まず、本実施形態の半導体装置の製造方法のうちトレンチ素子分離を形成するまでの工程について、図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）を参照しながら説明する。図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）は、本実施形態において、ＳｉＧｅ層を有するｐ−ＭＯＳＦＥＴの製造方法のうちトレンチ素子分離を形成するまでの工程を示す断面図である。

図１（ａ）に示す工程で、ｎ型不純物濃度が１×１０¹⁸ｃｍ^-3であるＳｉ基板１上に、ＵＨＶ−ＣＶＤ法により、厚さ１０ｎｍのＳｉバッファ層２と、厚さ１５ｎｍでありＧｅ組成率が２５％のＳｉＧｅ層３と、厚さ１５ｎｍのＳｉキャップ層４とをエピタキシャル成長させる。このＵＨＶ−ＣＶＤ法では、ＳｉおよびＧｅのソースガスとしてはＳｉ₂Ｈ₆（ジシラン）およびＧｅＨ₄ （ゲルマン）を用いる。また、成長温度は５５０℃であり、意図的なドーピングは行なっていない。なお、半導体基板は、活性層形成領域Ｒａｃと素子分離領域Ｒｒｅとに分けられる。

次に、図１（ｂ）に示す工程で、Ｓｉキャップ層４の上部を７５０℃の温度下で酸化することにより、厚さ１５ｎｍのシリコン酸化膜５を形成する。ここで、Ｓｉキャップ層４の一部を酸化してシリコン酸化膜５を形成するため、Ｓｉキャップ層４自体の厚さは８ｎｍ程度になる。続いて、シリコン酸化膜５の上に、７４０℃の温度下で厚さ２１０ｎｍのシリコン窒化膜６を形成する。このとき、シリコン酸化膜５，シリコン窒化膜６を形成するときの温度を低温にすることにより、Ｓｉ結晶の上に形成されて歪んだ状態にあるＳｉＧｅ層３が緩和して欠陥が発生するのを防ぐことができる。

そして、異方性ドライエッチングによって、シリコン窒化膜６とシリコン酸化膜５のうち素子分離領域Ｒｒｅに位置する部分を除去する。続いて、シリコン窒化膜６のうち活性層形成領域Ｒａｃに残った部分をマスクとして、Ｓｉキャップ層４，ＳｉＧｅ層３，Ｓｉバッファ層２およびＳｉ基板１の上部をパターニングすることにより、Ｓｉ基板１の一部に、深さ０．４〜０．８μｍ程度のトレンチ７ａを形成する。ここで、トレンチ７ａを形成することにより、トレンチ７ａの側壁上にはＳｉＧｅ層３の側面が露出することになる。

次に、図１（ｃ）に示す工程で、２．６６×１０^-7Ｐａの真空下において、７５０℃，６０分の熱処理を行なう。熱処理を行なうことによって、トレンチの表面部のうちＳｉＧｅ層３が露出する部分ではＧｅの蒸発が起こる。ここで、トレンチの表面部とは、基板のうちトレンチの表面の付近に位置する領域であり、素子の動作領域とは異なる領域である。このＧｅの蒸発によって、ＳｉＧｅ層３のうちトレンチ７ａに露出する表面にはＧｅ蒸発部８が形成される。このＧｅ蒸発部８の幅Ｒは、素子動作に影響しない程度であることが好ましい。特に、幅Ｒが３０ｎｍ以下である場合には、Ｇｅ蒸発部が素子動作に影響するおそれが生じない。

ＳｉＧｅ層３のうちＧｅ蒸発部８を除く部分は、熱処理前と同様の組成を有する主要部となる。Ｇｅ蒸発部８においては、熱処理前に含まれていたＧｅのうちのほぼ全てが蒸発しており、Ｇｅはほとんど含まれていない。ただし、Ｇｅ蒸発部８においては、熱処理条件の変化等の原因により、熱処理前に含まれていたＧｅのうちの一部が蒸発して、ＳｉＧｅ層３のうちの他の部分よりも低い組成比のＧｅが含まれていてもよい。

上述の熱処理は、７００℃〜１０５０℃の温度範囲において行なうことにより、ＳｉＧｅ層３などの劣化に起因する不具合を生じさせることなくＧｅを蒸発させることができる。ここで、熱処理温度が高温になると、熱処理に必要な時間は短縮される。一方、熱処理温度が低温になると、よりＳｉＧｅ層３を安定に保った状態で熱処理を行なうことができる。これらの兼ね合いから、熱処理の温度範囲は、好ましくは７００℃〜９５０℃であり、より好ましくは７５０℃〜８５０℃である。

熱処理を行なう時間は、７００℃の温度では１２０分間、７５０℃の温度では９０分間、８５０℃の温度では３０分間、１０５０℃の温度では５秒間とすることが好ましい。その他の温度で熱処理を行なう場合には、熱処理時間は熱処理温度に対応して設定される。

Ｇｅを蒸発させるための熱処理は、１３３Ｐａ以下の気圧を有する真空下か、または非酸化雰囲気下において行なう。真空下で熱処理を行なう場合には、気圧の値が低くなるにしたがって、Ｇｅの蒸発をより効率的に行なうことができるようになる。一方、非酸化雰囲気下で熱処理を行なう場合には、気圧を常圧かまたは減圧に保つ。この場合には、真空の状態に保つ必要がないので、よりコストを削減することができるという利点がある。なお、非酸化雰囲気とは、具体的には不活性ガスを含む分子または窒素等を含む雰囲気のことをいう。

次に、図２（ａ）に示す工程で、トレンチ７ａの表面部を７５０℃で熱酸化することにより、トレンチ７ａの側壁を覆うトレンチ側壁膜（熱酸化膜）９を形成する。このとき、ＳｉＧｅ層３においては、Ｇｅ組成比の低いＧｅ蒸発部８のうちの一部が酸化されてトレンチ側壁膜９の一部となるため、従来の方法と比較して、偏析するＧｅの量を少なくすることができ、トレンチ側壁膜９とＳｉＧｅ層３との界面における界面準位も少なくすることが可能となる。このとき、Ｇｅ蒸発部８のうちトレンチ７ａに近い部分が酸化されてトレンチ側壁膜９の一部となっている。ただし、Ｇｅ蒸発部８のうちほぼ全部分とＳｉＧｅ層３のうちＧｅ蒸発部８に近い部分とが酸化されることによりトレンチ側壁膜９の一部となってもよい。その場合においても、従来の方法より偏析するＧｅの量を少なくすることが可能であるからである。また、側壁膜９は、素子動作に影響しない程度の厚さである３０ｎｍ以下の厚さであることが好ましい。

次に、図２（ｂ）に示す工程で、基板上に、トレンチ７ａを埋める酸化膜を形成し、この酸化膜のうち活性層形成領域Ｒａｃに位置する部分をエッチバックあるいはＣＭＰ（化学的機械的研磨法）によって除去することにより、トレンチ７ａを埋めるトレンチ酸化層（絶縁体）１０を形成する。これにより、半導体基板における各活性層形成領域Ｒａｃは、トレンチ酸化層１０と，それを覆うトレンチ側壁膜９とからなるトレンチ素子分離７によって個々に分離されることになる。

次に、図２（ｃ）に示す工程で、シリコン窒化膜６とシリコン酸化膜５とのうち活性層形成領域Ｒａｃに残存している部分をエッチングにより除去して、Ｓｉキャップ層４のうち活性層形成領域Ｒａｃに位置する部分を露出させる。

次に、本実施形態の半導体装置の製造方法のうちトレンチ素子分離を形成した後の工程について、図３（ａ），（ｂ）および図４（ａ），（ｂ）を参照しながら説明する。図３（ａ），（ｂ）は、本実施形態の半導体装置の製造方法のうちトレンチ素子分離を形成した後の工程を示す断面図である。図４（ａ），（ｂ）は、本実施形態の半導体装置の構造を示す断面図および平面図である。なお、図４（ａ）は、図４（ｂ）のIV-IV断面における断面図である。

まず、図３（ａ）に示す工程で、活性層形成領域Ｒａｃにおいて露出しているＳｉキャップ層４のうちの上部を７５０℃で熱酸化することにより、厚さ８ｎｍの熱酸化膜１１ａを形成する。

次に、図３（ｂ）に示す工程で、熱酸化膜１１ａの上に厚さ２００ｎｍ程度の多結晶シリコン層を堆積した後、多結晶シリコン層にＢ（ホウ素）をイオン注入する。その後、多結晶シリコン層および熱酸化膜１１ａをパターニングすることにより、ゲート電極１２とゲート酸化膜１１を形成する。そして、ゲート電極１２とゲート酸化膜１１をマスクとして、Ｂ（ホウ素）をイオン注入することにより、ソース・ドレイン領域１３を形成する。

その後、図４（ａ），（ｂ）に示す構造を得るために、以下の処理を行なう。
基板上に、厚さ５００ｎｍの，酸化シリコンからなる層間絶縁膜１４を形成する。その後、ソース・ドレイン領域１３における不純物等を活性化させるための熱処理を行なう。そして、層間絶縁膜１４を貫通してソース・ドレイン領域１３に到達するコンタクトホールを形成した後、コンタクトホールを埋めて層間絶縁膜１４の一部の上に延びるＡｌ配線１５を形成する。以上の工程により、本実施形態における半導体装置を形成することができる。

ここで、上述のような熱処理によるＧｅの蒸発について、図５（ａ），（ｂ）を参照しながら述べる。図５（ａ），（ｂ）は、熱処理を行なった後のＳｉＧｅ層の表面におけるＧｅの含有を低速イオン散乱法により観測した結果を示したグラフ図，測定方法を示した断面図である。

ここで、低速イオン散乱法の測定方法について説明する。まず、（００１）の面方位を有するＳｉ基板上に、Ｇｅ組成率が１５％であるＳｉＧｅ層をＵＨＶ−ＣＶＤ法により成長させる。そして、この基板を基板加熱機構を有する低速イオン散乱分析装置に導入する。そして、基板を測定温度に保った状態で、基板表面にヘリウムイオンを打ち込んで散乱するヘリウムイオンの飛行時間を測定する。なお、基板の昇温および降温速度は２０℃／ｍｉｎとして、測定温度範囲は室温〜７５０℃とした。ヘリウムイオンは３ｋｅＶで基板上に打ち込む。

図５（ａ）において、スペクトル(I）〜（IX）は、各測定温度におけるヘリウムイオンの飛行時間のスペクトル（ＴＯＦスペクトル）を示している。図５（ｂ）に示すように、基板表面にヘリウムイオン（Ｈｅ⁺ ）を打ち込むと、表面原子（質量Ｍ）と衝突したヘリウムイオン（質量ｍ）の一部は、入射方向に対して１８０℃方向に散乱される。この場合、表面原子への衝突時から検出器に到達するまでのヘリウムイオンの飛行時間は、（Ｍ＋ｍ）／（Ｍ−ｍ）に比例する。したがって、飛行時間のスペクトル（ＴＯＦスペクトル）を測定すると、基板表面に含まれる元素を特定することができる。

図５（ａ）に示すように、室温（熱処理前）の基板についてのＴＯＦスペクトル(I）には、Ｓｉの含有を示す６４００ｎｓｅｃ付近のピークとＧｅの含有を示す５８００ｎｓｅｃ付近のピークとが観測された。スペクトル（II）〜（IV）においても、スペクトル（I）と同様にＳｉ,Ｇｅの含有を示すピークが観測された。ところが、スペクトル（V）,（VI）では、Ｇｅの含有を示すピークの強度が次第に減少している。このことから、７００℃付近においてＧｅの蒸発が観測され始めているといえる。さらに、スペクトル(VII）〜（IX）においてもＧｅの含有を示すピークの強度が減少しており、スペクトル（IX）ではピークがほとんど表れていない。このことから、基板に７５０℃，６０分で熱処理を施すことにより、ＳｉＧｅ層の表面付近にあったＧｅの多くが蒸発したことがわかる。

以上の結果から、ＳｉＧｅ層の表面付近のＧｅの蒸発は、基板を７００℃以上の温度に加熱することにより観測されることと、熱処理の時間を長くすると蒸発するＧｅの量は多くなることとがわかる。よって、Ｇｅの蒸発のための熱処理において、熱処理温度は７００℃以上であればよく、熱処理時間は熱処理温度によって変えることができるといえる。

また、Ｇｅの蒸発が起こるのはＳｉＧｅ層の表面からおくゆき１５ｎｍ程度の部分に限られており、その奥方のＳｉＧｅの組成は変化しないことがＧｅ組成のおくゆき方向プロファイルにより確認されている。したがって、ＳｉＧｅ層のうち表面からのおくゆき１５ｎｍ程度以下の部分を酸化することにより厚さ３０ｎｍ程度以下の酸化膜を形成する場合に、本発明の効果を大きく得ることができる。

以下に、本実施形態において得られる効果について述べる。

まず、図１（ｃ）に示す工程で、ＳｉＧｅ層３のうちのトレンチ７ａに露出する部分からＧｅを蒸発させてＧｅ蒸発部８を形成した後、図２（ａ）に示す工程で、Ｇｅ蒸発部８のうちの一部を酸化することによりトレンチ側壁膜９の一部を形成する。これにより、図２（ａ）に示す工程では、Ｇｅ組成比の低いＧｅ蒸発部８を酸化することにより、Ｓｉを酸化して得られるのと同様の良質なＳｉＯ₂ を得ることができる。

加えて、ＳｉＧｅ層３の他の部分よりもＧｅ組成比の低いＧｅ蒸発部８を酸化するため、従来よりも偏析するＧｅの量を少なくすることができる。これにより、ＳｉＧｅ層３とトレンチ側壁膜９との界面付近に高組成比のＧｅが含まれる領域が形成されにくくなるので、発生する界面準位の数を低減することができる。具体的には、本実施形態のＳｉＧｅ層３とトレンチ側壁膜９との間に形成される界面準位の密度は１０⁹〜１０¹¹ｃｍ^-2 となり、この値は、Ｓｉ層を酸化することにより形成されるＳｉＯ₂ とＳｉとの界面における界面準位密度と同程度の値である。以上のことから、Ｇｅの偏析と界面準位との発生を抑制することが可能となるため、ＳｉＧｅ層３とトレンチ側壁膜９との間の界面のうちゲート電極１２の下に位置する部分においてリーク電流の発生の抑制が可能となり、しきい値電圧の変動が生じるおそれもなくなる。

図６は、図４（ａ）,（ｂ）に示すＳｉＧｅ ｐ−ＭＯＳＦＥＴのドレイン電流−ゲート電圧特性を示したグラフ図である。図６に示したグラフ図のデータは、ゲート長およびゲート幅が共に５０μｍ、ソース−ドレイン電圧が−３００ｍＶの条件で測定した場合のデータである。図６から、本実施形態の半導体装置においてはしきい値電圧のサブスレッショルド特性のグラフ上にハンプが現れることがなく、オフ時のドレイン電流も十分に抑制されていることがわかる。

なお、本実施形態においては、ＳｉＧｅ層を用いた場合を例にあげて説明したが、本発明は、ＳｉとＧｅとを含む層を有する半導体装置に適用することができる。このことから、ＳｉＧｅ層のかわりにＳｉＧｅＣ層を用いてもよい。ＳｉＧｅＣ層の組成比は、例えばＧｅ組成率が１５％であり、Ｃ組成率が１％である。

また、本実施形態は、ＳＯＩ基板の上に形成されたＳｉＧｅ層や、ＳＯＩ基板の上に形成されたＳｉＧｅＣ層を有する半導体装置にも適用することができる。

−第２の実施形態−
本実施形態では、第１の実施形態で述べた半導体装置の製造方法を変形した製造方法について述べる。なお、以下では、ＳｉＧｅＣ層を有する半導体装置を例にして説明する。

本実施形態の半導体装置の製造方法のうちゲート絶縁膜を形成するまでの工程について、図７（ａ）〜図９（ｂ）を参照しながら述べる。図７（ａ）〜（ｃ），図８（ａ）〜（ｃ）および図９（ａ），（ｂ）は、本実施形態において、ＳｉＧｅＣ層を有するｐ−ＭＯＳＦＥＴの製造方法のうちゲート絶縁膜を形成するまでの工程を示した断面図である。

まず、図７（ａ）に示す工程で、ｎ型不純物濃度が１×１０¹⁸ｃｍ^-3であるＳｉ基板２１上に、ＵＨＶ−ＣＶＤ法により、厚さ１０ｎｍのＳｉバッファ層２２と、厚さ１５ｎｍの，Ｇｅ組成率が２５％，Ｃ組成率が０．７％であるＳｉＧｅＣ層２３とをエピタキシャル成長させる。このＵＨＶ−ＣＶＤ法では、Ｓｉ，ＧｅおよびＣのソースガスとしてはＳｉ₂Ｈ₆（ジシラン），ＧｅＨ₄ （ゲルマン）およびＳｉＨ₃ＣＨ₃を用いる。また、成長温度は５００℃であり、意図的なドーピングは行なっていない。なお、半導体基板は、活性層形成領域Ｒａｃと素子分離領域Ｒｒｅとに分けられる。

その後、ＣＶＤ法により、ＳｉＧｅＣ層２３の上に堆積酸化膜２４を形成する。

次に、図７（ｂ）に示す工程で、堆積酸化膜２４の上に、厚さ２１０ｎｍのシリコン窒化膜２５を形成する。そして、シリコン窒化膜２５，堆積酸化膜２４のうち素子分離領域Ｒｒｅに位置する部分を除去する。そして、シリコン窒化膜２５，堆積酸化膜２４のうち活性層形成領域Ｒａｃに残った部分をマスクとして、ＳｉＧｅＣ層２３，Ｓｉバッファ層２２およびＳｉ基板２１の上部をパターニングすることにより、深さ０．４〜０．８μｍ程度のトレンチ２６ａを形成する。

次に、図７（ｃ）に示す工程で、２．６６×１０^-7Ｐａの真空下において、基板上に、７５０℃，６０分の熱処理を行なう。熱処理を行なうことによって、トレンチ２６ａの表面部のうちＳｉＧｅＣ層２３が露出する部分ではＧｅの蒸発が起こる。このＧｅの蒸発によって、ＳｉＧｅＣ層２３のうちトレンチ２６ａに露出する表面からおくゆき１５ｎｍ程度に位置する部分にはＧｅ蒸発部２８が形成される。

このＧｅ蒸発部８のおくゆきは、素子動作に影響しない程度であることが好ましい。したがって、Ｇｅ蒸発部８のおくゆきが３０ｎｍ以下であることにより、素子の動作領域の一部のＧｅの組成比が低下するなどの不具合を生じさせるおそれを回避することができる。

Ｇｅ蒸発部２８においては、熱処理前に含まれていたＧｅのうちのほぼ全てが蒸発しており、Ｇｅはほとんど含まれていない。ただし、Ｇｅ蒸発部２８においては、熱処理条件の変化等の原因により、熱処理前に含まれていたＧｅのうちの一部が蒸発して、ＳｉＧｅＣ層２３のうちの他の部分よりも低い組成比のＧｅが含まれていてもよい。

上述の熱処理は、７００℃〜１０５０℃の温度範囲において行なうことにより、ＳｉＧｅＣ層２３などの劣化に起因する不具合を生じさせることなくＧｅを蒸発させることができる。ここで、熱処理温度が高温になると、熱処理に必要な時間は短縮される。一方、熱処理温度が低温になると、よりＳｉＧｅＣ層２３を安定に保った状態で熱処理を行なうことができる。これらの兼ね合いから、熱処理の温度範囲は、好ましくは７００℃〜９５０℃であり、より好ましくは７５０℃〜８５０℃である。

熱処理を行なう時間は、７００℃の温度では１２０分間、７５０℃の温度では６０分間、８５０℃の温度では３０分間、１０５０℃の温度では５秒間とすることが好ましい。その他の温度で熱処理を行なう場合には、熱処理時間は熱処理温度に対応して設定される。

Ｇｅを蒸発させるための熱処理は、１３３Ｐａ以下の気圧を有する真空下か、または非酸化雰囲気下において行なう。真空下で熱処理を行なう場合には、気圧の値が低くなるにしたがって、Ｇｅの蒸発をより効率的に行なうことができるようになる。一方、非酸化雰囲気下で熱処理を行なう場合には、気圧を常圧かまたは減圧に保つ。この場合には、真空の状態に保つ必要がないので、よりコストを削減することができるという利点がある。なお、非酸化雰囲気とは、具体的には不活性ガスまたは窒素等を含む雰囲気のことをいう。

次に、図８（ａ）に示す工程で、基板上を７５０℃の温度下で酸化することにより、トレンチ７ａの側壁上に熱酸化膜２９を形成する。このとき、ＳｉＧｅＣ層２３においては、Ｇｅ組成比の低いＧｅ蒸発部２８が酸化されるので従来よりも偏析するＧｅの量が少なくなり、ＳｉＧｅＣ層２３と熱酸化膜２９との界面における界面準位を低減することができる。

次に、図８（ｂ）に示す工程で、基板上にトレンチ２６ａを埋める酸化膜を形成し、この酸化膜のうち活性層形成領域Ｒａｃに位置する部分をエッチバックあるいはＣＭＰ（化学的機械的研磨法）によって除去することにより、トレンチ２６ａを埋めるトレンチ酸化層３０を形成する。これにより、半導体基板における各活性層形成領域Ｒａｃは、トレンチ酸化層３０と，それを覆う熱酸化膜２９とからなるトレンチ素子分離２６によって個々に分離されることになる。

次に、図８（ｃ）に示す工程で、シリコン窒化膜２５と堆積酸化膜２４とのうち活性層形成領域Ｒａｃに残存している部分をエッチングにより除去して、ＳｉＧｅＣ層２３のうち活性層形成領域Ｒａｃに位置する部分を露出させる。

次に、図９（ａ）に示す工程で、２．６６×１０^-7Ｐａの真空下において、基板上に、７５０℃，６０分の熱処理を行なう。これにより、ＳｉＧｅＣ層２３のうちの上部では、Ｇｅの蒸発が起こる。ここで、ＳｉＧｅＣ層２３の上部とは、基板のうちトレンチの表面の付近に位置する領域であり、素子の動作領域とは異なる領域である。このＧｅの蒸発によって、ＳｉＧｅＣ層２３のうち上面から１５ｎｍ程度の深さまでに位置する部分にはＧｅ蒸発部３１が形成される。
ここで、ＳｉＧｅＣ層２３のうちＧｅ蒸発部２８とＧｅ蒸発部３１とを除く部分は、熱処理前と同様の組成を有する主要部となる。Ｇｅ蒸発部３１においては、熱処理前に含まれていたＧｅのうちのほぼ全てが蒸発しており、Ｇｅはほとんど含まれていない。ただし、Ｇｅ蒸発部３１においては、熱処理条件の変化等の原因により、熱処理前に含まれていたＧｅのうちの一部が蒸発して、ＳｉＧｅＣ層２３のうちの他の部分よりも低い組成比のＧｅが含まれていてもよい。

この工程における熱処理の温度範囲、時間、雰囲気の条件は、図７（ｃ）に示す工程において行なった熱処理と同様である。

次に、図９（ｂ）に示す工程で、基板上を７５０℃の温度下で酸化することにより、ＳｉＧｅＣ層２３の上にゲート酸化膜３２を形成する。このとき、ＳｉＧｅＣ層２３においては、Ｇｅ組成比の低いＧｅ蒸発部３１が酸化されるので偏析するＧｅの量が少なくなり、ＳｉＧｅＣ層２３とゲート酸化膜３２との界面における界面準位を低減することができる。

以後の工程は、第１の実施形態と同様である。

本実施形態においては、第１の実施形態の場合と同様の効果が得られる。それに加えて、さらに、以下のような効果が得られる。

本実施形態においては、Ｇｅ蒸発部３１のうちの上部を酸化することによりゲート酸化膜３２を形成するため、従来の製造方法による場合のようにＳｉＧｅＣ層の上にキャップ層を形成する必要がなくなり、工程を簡略化することができる。

なお、本実施形態において、Ｇｅ蒸発部３１を形成するための熱処理は、ＳｉＧｅＣ層２３を形成する工程からゲート酸化膜３２を形成する工程までの間の工程であれば、どの工程で行なっても同様の効果を得ることができる。

また、本実施形態はＳｉＧｅ層を用いたｐ−ＭＯＳＦＥＴにも適用できる。

また、本実施形態は、ＳＯＩ基板の上に形成されたＳｉＧｅ層や、ＳＯＩ基板の上に形成されたＳｉＧｅＣ層を有する半導体装置にも適用することができる。

−第３の実施形態−
本実施形態では、ＳｉＧｅ層と、ＳｉＧｅ層の上に成長されたＳｉ層（歪みＳｉ層）とを有する半導体層を用いる半導体装置について、図１３（ａ），（ｂ）を参照しながら説明する。図１３（ａ），（ｂ）は、第３の実施形態における半導体装置の製造工程のうち、トレンチの表面部に熱処理を行なう工程と熱酸化を行なう工程とを示す断面図である。

まず、図１３（ａ）に示すような基板を得るために、以下の工程を行なう。まず、シリコン基板４１の上に、厚さ２．５μｍでありＧｅ組成率が２０〜５０％のＳｉＧｅ層４２と、厚さ５００ｎｍであり、Ｇｅ組成率が５０％以上である緩和ＳｉＧｅ層４３と、厚さ５０ｎｍであり、緩和ＳｉＧｅ層４３の上にエピタキシャル成長された歪みＳｉ層４４と、厚さ１５ｎｍのシリコン酸化膜４５と、厚さ２１０ｎｍのシリコン窒化膜４６とを有する基板を準備する。

そして、異方性ドライエッチングによって、基板の素子分離領域Ｒｒｅに、シリコン窒化膜４６、シリコン酸化膜４５、歪みＳｉ層４４を貫通して、緩和ＳｉＧｅ層４３の上部を除去してなるトレンチ４７ａを形成する。

次に、図１３（ａ）に示す工程で、２．６６×１０^-7Ｐａの真空下において、７５０℃，６０分の熱処理を行なう。熱処理を行なうことによって、トレンチ４７ａの表面部のうち緩和ＳｉＧｅ層４３が露出する部分の付近ではＧｅの蒸発が起こる。このＧｅ蒸発によって、緩和ＳｉＧｅ層４３のうちトレンチ４７ａに露出する表面から１５ｎｍ程度のおくゆきまでに位置する部分にはＧｅ蒸発部４８が形成される。ここで、緩和ＳｉＧｅ層４３のうちＧｅ蒸発部４８を除く部分は、熱処理前から変化のない組成を有する主要部となる。Ｇｅ蒸発部４８においては、熱処理前に含まれていたＧｅのうちのほぼ全てが蒸発しており、Ｇｅはほとんど含まれていない。ただし、Ｇｅ蒸発部４８においては、熱処理条件の変化等の原因により、熱処理前に含まれていたＧｅのうちの一部が蒸発して、緩和ＳｉＧｅ層４３のうちの他の部分よりも低い組成比のＧｅが含まれていてもよい。

上述の熱処理は、７００℃〜１０５０℃の温度範囲において行なうことにより、歪みＳｉ層４４などの劣化に起因する不具合を生じさせることなくＧｅを蒸発させることができる。ここで、熱処理温度が高温になると、熱処理に必要な時間は短縮される。一方、熱処理温度が低温になると、より歪みＳｉ層４４を安定に保った状態で熱処理を行なうことができる。これらの兼ね合いから、熱処理の温度範囲は、好ましくは７００℃〜９５０℃であり、より好ましくは７５０℃〜８５０℃である。

熱処理を行なう時間は、７００℃の温度では１２０分間、７５０℃の温度では９０分間、８５０℃の温度では３０分間、１０５０℃の温度では５秒間とすることが好ましい。その他の温度で熱処理を行なう場合には、熱処理時間は熱処理温度に対応して設定される。

Ｇｅを蒸発させるための熱処理は、１３３Ｐａ以下の気圧を有する真空下か、または非酸化雰囲気下において行なう。真空下で熱処理を行なう場合には、気圧の値が低くなるにしたがって、Ｇｅの蒸発をより効率的に行なうことができるようになる。一方、非酸化雰囲気下で熱処理を行なう場合には、気圧を常圧かまたは減圧に保つ。この場合には、真空の状態に保つ必要がないので、よりコストを削減することができるという利点がある。なお、非酸化雰囲気とは、具体的には不活性ガスまたは窒素等を含む雰囲気のことをいう。

次に、図１３（ｂ）に示す工程で、トレンチ４７ａの表面部を７５０℃で熱酸化することにより、トレンチ４７ａの側壁を覆うトレンチ側壁膜４９を形成する。このとき、緩和ＳｉＧｅ層４３においては、Ｇｅ組成比の低いＧｅ蒸発部４８のうちの一部が酸化されてトレンチ側壁膜４９の一部となるため、従来の方法と比較して、偏析するＧｅの量を少なくすることができ、トレンチ側壁膜４９と緩和ＳｉＧｅ層４３との界面における界面準位も少なくすることが可能となる。このとき、Ｇｅ蒸発部４８のうちトレンチ４７ａの表面に近い部分が酸化されてトレンチ側壁膜４９の一部となっている。ただし、Ｇｅ蒸発部４８のうちほぼ全部分と緩和ＳｉＧｅ層４３のうちＧｅ蒸発部４８に近い部分とが酸化されることによりトレンチ側壁膜４９の一部となってもよい。その場合においても、従来の方法より偏析するＧｅの量を少なくすることが可能であるからである。

その後、トレンチ４７ａ内をシリコン酸化膜で埋めてトレンチ素子分離を形成し、さらに、基板のうちの活性層形成領域Ｒａｃに位置する部分に、ＭＩＳＦＥＴなどの素子を形成する。トレンチ素子分離を形成して素子を形成する工程は第１の実施形態の工程と同様であるので、説明を省略する。

なお、本実施形態では、上述したような基板のかわりとして、米国特許第５５３４７１３号公報（特許第２９９４２２７号公報）に開示されているひずみＳｉ層を有する層構造を形成してもよい。米国特許第５５３４７１３号公報を本願明細書に援用する。

−第４の実施形態−
本実施形態では、歪みＳｉ層を有する半導体装置において、第３の実施形態で述べたものとは異なる構成を有する半導体装置について、図１４（ａ）〜（ｄ）を参照しながら説明する。図１４（ａ）〜（ｄ）は、第４の実施形態における半導体装置の製造工程のうち、トレンチの表面部に熱酸化を行なう工程までを示す断面図である。

まず、図１４（ａ）に示す工程で、シリコン基板５１とシリコン酸化層５２とからなる基板の上に、Ｇｅ含有率が３０パーセントであり、厚さ１００ｎｍのＳｉＧｅ層（図示せず）を貼り合わせる。その後、８００℃で１時間の熱処理を行なうことにより、ＳｉＧｅ層が緩和して緩和ＳｉＧｅ層５３となる。続いて、緩和ＳｉＧｅ層５３の上に、厚さ５０ｎｍである歪みＳｉ層５４をエピタキシャル成長させる。

その後、歪みＳｉ層５４の上部を７５０℃の温度下で酸化することにより、厚さ１５ｎｍのシリコン酸化膜５５を形成する。シリコン酸化膜５の上に、７４０℃の温度下で厚さ２１０ｎｍのシリコン窒化膜５６を形成する。

そして、図１４（ｂ）に示す工程で、異方性ドライエッチングによって、基板の素子分離領域Ｒｒｅに、シリコン窒化膜５６、シリコン酸化膜５５、歪みＳｉ層５４および緩和ＳｉＧｅ層５３を貫通して、シリコン酸化層５２に到達するトレンチ５７ａを形成する。

次に、図１４（ｃ）に示す工程で、２．６６×１０^-7Ｐａの真空下において、７５０℃，６０分の熱処理を行なう。熱処理を行なうことによって、トレンチ５７ａの表面部のうち緩和ＳｉＧｅ層５３が露出する部分の付近ではＧｅの蒸発が起こる。このＧｅ蒸発によって、緩和ＳｉＧｅ層５３のうちトレンチ５７ａに露出する表面から１５ｎｍ程度のおくゆきまでに位置する部分にはＧｅ蒸発部５８が形成される。ここで、緩和ＳｉＧｅ層５３のうちＧｅ蒸発部５８を除く部分は、熱処理前から変化のない組成を有する主要部となる。Ｇｅ蒸発部５８においては、熱処理前に含まれていたＧｅのうちのほぼ全てが蒸発しており、Ｇｅはほとんど含まれていない。ただし、Ｇｅ蒸発部５８においては、熱処理条件の変化等の原因により、熱処理前に含まれていたＧｅのうちの一部が蒸発して、緩和ＳｉＧｅ層５３のうちの他の部分よりも低い組成比のＧｅが含まれていてもよい。

上述の熱処理は、７００℃〜１０５０℃の温度範囲において行なうことにより、歪みＳｉ層５４などの劣化に起因する不具合を生じさせることなくＧｅを蒸発させることができる。ここで、熱処理温度が高温になると、熱処理に必要な時間は短縮される。一方、熱処理温度が低温になると、より歪みＳｉ層５４を安定に保った状態で熱処理を行なうことができる。これらの兼ね合いから、熱処理の温度範囲は、好ましくは７００℃〜９５０℃であり、より好ましくは７５０℃〜８５０℃である。

熱処理を行なう時間は、７００℃の温度では１２０分間、７５０℃の温度では９０分間、８５０℃の温度では３０分間、１０５０℃の温度では５秒間とすることが好ましい。その他の温度で熱処理を行なう場合には、熱処理時間は熱処理温度に対応して設定される。

Ｇｅを蒸発させるための熱処理は、１３３Ｐａ以下の気圧を有する真空下か、または非酸化雰囲気下において行なう。真空下で熱処理を行なう場合には、気圧の値が低くなるにしたがって、Ｇｅの蒸発をより効率的に行なうことができるようになる。一方、非酸化雰囲気下で熱処理を行なう場合には、気圧を常圧かまたは減圧に保つ。この場合には、真空の状態に保つ必要がないので、よりコストを削減することができるという利点がある。なお、非酸化雰囲気とは、具体的には不活性ガスまたは窒素等を含む雰囲気のことをいう。

次に、図１４（ｄ）に示す工程で、トレンチ５７ａの表面部を７５０℃で熱酸化することにより、トレンチ５７ａの側壁を覆うトレンチ側壁膜５９を形成する。このとき、緩和ＳｉＧｅ層５３においては、Ｇｅ組成比の低いＧｅ蒸発部５８のうちの一部が酸化されてトレンチ側壁膜５９の一部となるため、従来の方法と比較して、偏析するＧｅの量を少なくすることができ、トレンチ側壁膜５９と緩和ＳｉＧｅ層５３との界面における界面準位も少なくすることが可能となる。このとき、Ｇｅ蒸発部５８のうちトレンチ５７ａに近い部分が酸化されてトレンチ側壁膜５９の一部となっている。ただし、Ｇｅ蒸発部５８のうちほぼ全部分と緩和ＳｉＧｅ層５３のうちＧｅ蒸発部５８に近い部分とが酸化されることによりトレンチ側壁膜５９の一部となってもよい。その場合においても、従来の方法より偏析するＧｅの量を少なくすることが可能であるからである。

その後、トレンチ５７ａ内をシリコン酸化膜で埋めてトレンチ素子分離を形成し、さらに、基板のうちの活性層形成領域Ｒａｃに位置する部分に、ＭＩＳＦＥＴなどの素子を形成する。トレンチを埋めてトレンチ素子分離を形成する工程、素子を形成する工程は第１の実施形態の工程と同様であるので、説明を省略する。

本実施形態では、シリコン酸化膜５２の上にＳｉＧｅ層を貼り合わせた基板を用いた。しかし、本発明では、シリコン酸化膜５２とＳｉＧｅ層との間にＳｉ層を介在させた基板を用いてもよい。この構造について、図１５を参照しながら説明する。図１５は、第４の実施形態において用いられる基板の形態の１つについて示す断面図である。

図１５に示すように、基板７０は、シリコン基板６１と、シリコン酸化層６２と、シリコン酸化層６２の上に形成された厚さ５０ｎｍのＳｉ層６３と、Ｓｉ層の上に形成され、Ｇｅ含有率が３０パーセントであり、厚さ１００ｎｍの緩和ＳｉＧｅ層６４と、厚さ５０ｎｍの歪みＳｉ層６５と、厚さ１５ｎｍのシリコン酸化膜６６と、厚さ２１０ｎｍのシリコン窒化膜６７とから構成されている。

基板７０を製造する方法としては、シリコン基板６１、シリコン酸化層６２およびＳｉ層６３からなるＳＯＩ基板の上に、Ｇｅ含有率が３０パーセントのＳｉＧｅ層（図示せず）を形成する。その後、図１４（ａ）において行なった熱処理と同様の熱処理を行なうことにより、ＳｉＧｅ層を緩和させて緩和ＳｉＧｅ層６４を形成する。その他の製造方法は、図１４（ａ）において述べた方法と同様である。

また、シリコン酸化膜５２とＳｉＧｅ層５３ａとの間に、Ｓｉ層とＧｅ層とを介在させてもよい。この構造について、図１６を参照しながら説明する。図１６は、第４の実施形態において用いられる基板の形態の１つについて示す断面図である。

図１６に示すように、基板８０は、シリコン基板７１と、シリコン酸化層７２と、シリコン酸化層７２の上に形成された厚さ５０ｎｍのＳｉ層７３と、Ｓｉ層の上に形成された厚さ１ｎｍのＧｅ層７４と、Ｇｅ層７４の上に形成され、Ｇｅ含有率が３０パーセントであり、厚さ１００ｎｍの緩和ＳｉＧｅ層７５と、厚さ５０ｎｍの歪みＳｉ層７６と、厚さ１５ｎｍのシリコン酸化膜７７と、厚さ２１０ｎｍのシリコン窒化膜７８とから構成されている。この構成では、Ｇｅ層が形成されていることにより、緩和ＳｉＧｅ層７５内の転位密度を低減することができる。

基板８０を製造する方法としては、シリコン基板７１、シリコン酸化層７２およびＳｉ層７３からなるＳＯＩ基板の上に、Ｇｅ層７４を挟んで、Ｇｅ含有率が３０パーセントのＳｉＧｅ層（図示せず）を形成する。その後、図１４（ａ）において行なった熱処理と同様の熱処理を行なうことにより、ＳｉＧｅ層を緩和させて緩和ＳｉＧｅ層７５を形成する。その他の製造方法は、図１４（ａ）において述べた方法と同様である。

なお、本実施形態では、ＳＯＩ基板を貼り合わせ法により製造する場合について述べた。しかし、本発明の図１４（ａ）、図１５および図１６に示すようなＳＯＩ基板は、ＳＩＭＯＸ法により製造されてもよい。

なお、図１５および図１６は、特開平９−１８０９９９号公報に開示されている層構造を示している。

−その他の実施形態−
上記実施形態では、ｐ−ＭＯＳＦＥＴの例を示したが、本発明においては、ｎ−ＭＯＳＦＥＴであってもよい。

さらに、本発明は、ＳｉＧｅ層またはＳｉＧｅＣ層を有するヘテロ接合バイポーラトランジスタにも適用することができる。この場合にも、Ｇｅを蒸発させることができる。

上記実施形態では、ＳｉとＧｅとを含む層をホールチャネルとする半導体装置の例を示したが、本発明は、チャネル層以外の層としてＳｉとＧｅとを含む層を有する半導体装置にも適用することができる。その場合には、製造工程においてＳｉとＧｅとを含む層が露出する工程で熱処理を行なうことにより、Ｇｅを蒸発させることができる。

なお、本発明は、上記実施形態で示した工程に限らず、ＳｉＧｅ層あるいはＳｉＧｅＣ層の酸化工程の前処理として用いることができる。その場合にも、Ｇｅを蒸発させることができる。

本発明の半導体装置およびその製造方法は、ＳｉとＧｅとを含む層を有するデバイスとその製造方法に利用することができ、特に、ＳｉＧｅ層またはＳｉＧｅＣ層を有し、トレンチ素子分離により素子ごとに分離されるデバイスとその製造方法に利用される。

（ａ）〜（ｃ）は、第１の実施形態において、ＳｉＧｅ層を有するｐ−ＭＯＳＦＥＴの製造方法のうち熱処理を行なうまでの工程を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態において、ＳｉＧｅ層を有するｐ−ＭＯＳＦＥＴの製造方法のうちトレンチ素子分離を形成するまでの工程を示す断面図である。 （ａ），（ｂ）は、第１の実施形態の半導体装置の製造方法のうちトレンチ素子分離を形成した後の工程を示す断面図である。 （ａ），（ｂ）は、第１の実施形態の半導体装置の構造を示す断面図および平面図である。 （ａ），（ｂ）は、第１の実施形態において、熱処理を行なった後のＳｉＧｅ層の表面におけるＧｅの含有を低速イオン散乱法により観測した結果を示したグラフ図，測定方法を示した断面図である。 図４（ａ）,（ｂ）に示すＳｉＧｅ ｐ−ＭＯＳＦＥＴのドレイン電流−ゲート電圧特性を示したグラフ図である。 （ａ）〜（ｃ）は、第２の実施形態において、ＳｉＧｅＣ 層を有するｐ−ＭＯＳＦＥＴの製造方法のうち熱処理を行なうまでの工程を示した断面図である。 （ａ）〜（ｃ）は、第２の実施形態において、ＳｉＧｅＣ層を有するｐ−ＭＯＳＦＥＴの製造方法のうちトレンチ素子分離を形成するまでの工程を示した断面図である。 （ａ），（ｂ）は、第２の実施形態において、ＳｉＧｅＣ層を有するｐ−ＭＯＳＦＥＴの製造方法のうちゲート酸化膜を形成するまでの工程を示した断面図である。 （ａ）〜（ｅ）は、従来の方法によって、ＳｉＧｅ層が形成されている基板にトレンチ素子分離を形成する工程を示した断面図である。 （ａ），（ｂ）は、トレンチ素子分離を従来の形成方法により形成したｐ型ＭＯＳＦＥＴの構造を示す断面図および平面図である。 図１１（ａ），（ｂ）に示すＳｉＧｅ ｐ−ＭＯＳＦＥＴのドレイン電流−ゲート電圧特性を示したグラフ図である。 （ａ），（ｂ）は、第３の実施形態における半導体装置の製造工程のうち、トレンチの表面部に熱処理を行なう工程と熱酸化を行なう工程とを示す断面図である。 （ａ）〜（ｄ）は、第４の実施形態における半導体装置の製造工程のうち、トレンチの表面部に熱酸化を行なう工程までを示す断面図である。 第４の実施形態において用いられる基板の形態の１つについて示す断面図である。 第４の実施形態において用いられる基板の形態の１つについて示す断面図である。

符号の説明

１ Ｓｉ基板
２ Ｓｉバッファ層
３ ＳｉＧｅ層
４ Ｓｉキャップ層
５ シリコン酸化膜
６ シリコン窒化膜
７ａ トレンチ
７ トレンチ素子分離
８ Ｇｅ蒸発部
９ トレンチ側壁膜
１０ トレンチ酸化膜
１１ａ 熱酸化膜
１１ ゲート酸化膜
１２ ゲート電極
１３ ソース・ドレイン領域
１４ 層間絶縁膜
１５ Ａｌ配線
２１ Ｓｉ基板
２２ Ｓｉバッファ層
２３ ＳｉＧｅＣ層
２４ 堆積酸化膜
２５ シリコン窒化膜
２６ａ トレンチ
２６ トレンチ素子分離
２８ Ｇｅ蒸発部
２９ 熱酸化膜
３０ トレンチ酸化膜
３１ Ｇｅ蒸発部
３２ ゲート酸化膜
４１ シリコン基板
４２ ＳｉＧｅ層
４３ 緩和ＳｉＧｅ層
４４ 歪みＳｉ層
４５ シリコン酸化膜
４６ シリコン窒化膜
４７ａ トレンチ
４７ トレンチ素子分離
４８ Ｇｅ蒸発部
４９ トレンチ側壁膜
５１ シリコン基板
５２ シリコン酸化層
５３ａ ＳｉＧｅ層
５３ 緩和ＳｉＧｅ層
５４ 歪みＳｉ層
５５ シリコン酸化膜
５６ シリコン窒化膜
５７ａ トレンチ
５７ トレンチ素子分離
５８ Ｇｅ蒸発部
５９ トレンチ側壁膜
６１ シリコン基板
６２ シリコン酸化膜
６３ Ｓｉ層
６４ａ ＳｉＧｅ層
６４ 緩和ＳｉＧｅ層
６５ 歪みＳｉ層
６６ シリコン酸化膜
６７ シリコン窒化膜
７０ 基板
７１ シリコン基板
７２ シリコン酸化膜
７３ Ｓｉ層
７４ Ｇｅ層
７５ａ 緩和ＳｉＧｅ層
７５ 緩和ＳｉＧｅ層
７６ 歪みＳｉ層
７７ シリコン酸化膜
７８ シリコン窒化膜

Claims (14)

1. 半導体基板の上方に、ＳｉとＧｅとを含む化合物半導体層を設ける工程（ａ）と、
   上記化合物半導体層の一部を除去することにより、トレンチを形成する工程（ｂ）と、
   上記トレンチの表面部に熱処理を行なう工程（ｃ）と、
   上記トレンチの上記表面部のうちの少なくとも一部を酸化することにより熱酸化膜を形成する工程（ｄ）と、
   上記トレンチを絶縁体で埋めることにより、上記熱酸化膜と上記絶縁体とを含むトレンチ素子分離を形成する工程（ｅ）と
   を含む半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   上記工程（ｃ）では、真空下において上記熱処理を行なうことを特徴とする半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法において、
   上記工程（ｃ）では、非酸化雰囲気下において上記熱処理を行なうことを特徴とする半導体装置の製造方法。
4. 請求項１に記載の半導体装置の製造方法において、
   上記工程（ａ）の後に、上記化合物半導体層の上に、Ｓｉ層をエピタキシャル成長させる工程をさらに備えることを特徴とする半導体装置の製造方法。
5. 請求項１に記載の半導体装置の製造方法において、
   上記工程（ａ）では、上記半導体基板の上に、絶縁層を挟んで上記化合物半導体層を設けることを特徴とする半導体装置の製造方法。
6. 請求項１に記載の半導体装置の製造方法において、
   上記熱処理は、７００℃以上１０５０℃以下の温度で行なわれることを特徴とする半導体装置の製造方法。
7. 請求項１に記載の半導体装置の製造方法において、
   上記工程（ｄ）では、上記酸化によって、上記化合物半導体層のうち上記トレンチの表面からのおくゆきが３０ｎｍ以下の部分が酸化されることを特徴とする半導体装置の製造方法。
8. 請求項１に記載の半導体装置の製造方法において、
   上記工程（ｃ）では、上記化合物半導体層の上部にも熱処理を行ない、
   上記工程（ｄ）では、上記化合物半導体層の上記上部も酸化してゲート酸化膜を形成し、
   上記工程（ｄ）の後に、上記ゲート酸化膜の上にゲート電極を形成する工程をさらに備えることを特徴とする半導体装置の製造方法。
9. 半導体基板と、
   上記半導体基板の上方に設けられ、ＳｉとＧｅとを含む化合物半導体層と、
   絶縁体と、上記絶縁体を囲む熱酸化膜とを有するトレンチ素子分離とを備える半導体装置であって、
   上記化合物半導体層のうち上記熱酸化膜と接する部分では、上記化合物半導体層のうち動作領域となる部分に含まれるＧｅの濃度よりも低い濃度のＧｅの濃度が含まれることを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    上記化合物半導体層のうち上記熱酸化膜と接する部分では、Ｇｅのうちの少なくとも一部が蒸発していることを特徴とする半導体装置。
11. 請求項９に記載の半導体装置において、
    上記化合物半導体層の上には、エピタキシャル成長されたＳｉ層が設けられていることを特徴とする半導体装置。
12. 請求項９に記載の半導体装置において、
    上記半導体基板と上記化合物半導体層との間には、絶縁層が形成されていることを特徴とする半導体装置。
13. 請求項９に記載の半導体装置において、
    上記熱酸化膜の厚さは３０ｎｍ以下であることを特徴とする半導体装置。
14. 請求項９に記載の半導体装置において、
    上記化合物半導体層の上には、ゲート酸化膜とゲート電極とがさらに設けられており、
    上記ゲート酸化膜は、上記化合物半導体層の上部に熱処理を行なうことによりＧｅを蒸発させた後、上記上部の少なくとも一部の酸化を行なうことにより形成されたことを特徴とする半導体装置。

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