KR20040011368A

KR20040011368A - 반도체 장치의 제조 방법

Info

Publication number: KR20040011368A
Application number: KR1020030051932A
Authority: KR
Inventors: 데즈까쯔또무; 다까기신이찌
Original assignee: 가부시끼가이샤 도시바
Priority date: 2002-07-29
Filing date: 2003-07-28
Publication date: 2004-02-05
Also published as: JP3873012B2; TWI234202B; US7005676B2; US20050260809A1; JP2004063780A; KR100497919B1; TW200403759A

Abstract

본 발명의 반도체 장치의 제조 방법은, 절연막 상의 단결정 Si층 상에, 단결정의 Si_1-x-yGe_xC_y층(1>x>0, 1>y≥0)으로 이루어지는 섬 형상 영역과, 상기 섬 형상 영역의 주위를 둘러싸는 비정질 또는 다결정의 Si_1-x-yGe_xC_y층으로 이루어지는 주변 영역을 형성하는 공정과, 상기 각 Si_1-x-yGe_xC_y층에 가열 처리를 실시하는 공정과, 상기 가열 처리 후에, 표면의 산화막을 제거한 후에, 상기 섬 형상 영역 상에 소자 형성 영역으로 되는 단결정의 Si_1-z-wGe_zC_w층(1>z≥0, 1>w≥0)을 형성하는 공정을 포함한다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은, 집적 회로에 이용하는 반도체 장치의 제조 방법에 관한 것으로, 특히 변형 Si 또는 SiGe 채널의 MOSFET에 의해 구성된 고속, 저소비 전력 CMOS 논리 회로 소자나 아날로그, RF 회로 소자 등을 제조하기 위한 반도체 장치의 제조 방법에 관한 것이다.

최근, 전계 효과 트랜지스터(MOSFET)의 게이트 길이의 단축으로 인한 기술적, 경제적인 어려움이 급격하게 증대되고 있다. 이 상황을 완화하기 위해 높은 이동도의 채널 재료, 특히 변형 Si (혹은 변형 SiGe)를 이용하는 기술이 주목받고 있다. 변형 Si에서는, 보다 격자 상수가 큰 격자 완화 SiGe 상에 형성되기 때문에, 면 내의 인장 변형에 의해 전자, 정공의 이동도가 모두 증대된다. 기초막인 SiGe의 Ge 조성이 커질 수록 변형 Si의 변형량이 커지기 때문에, 이동도는 보다 높아진다. 이 변형 Si 채널을 갖는 MOSFET로 CMOS를 구성하면, 동일한 사이즈의 Si-CMOS보다 고속 동작을 기대할 수 있다.

본 발명자들은, 이 변형 Si와 SOI(Si-On-Insulator) 구조를 조합한 MOSFET(변형 SOI-MOSFET)를 제안하고, 또한 동작 실증하였다(T.Mizuno, S.Takagi, N.Sugiyama, J.Koga, T.Tezuka, K.Usuda, T.Hatakeyama, A.Kurobe, and A.Toriumi, IEDM Technical Digests p.934(1999)).

이 소자는, Si 기판 상에 매립 산화막, 격자 완화 SiGe 버퍼층, 변형 Si 채널, 게이트 산화막, 게이트 전극을 순차적으로 적층함으로써 형성된다. 본 구조에서는, 변형 Si 채널의 캐리어 이동도가 높은 것에 의한 장점 외에, 접합 용량을 작게 할 수 있거나, 불순물 농도를 낮게 억제한 상태에서 미세화를 행할 수 있는 등의 SOI 구조에 기인하는 장점을 더불어 갖는다. 따라서, 본 구조로 CMOS 논리 회로를 구성하면, 보다 고속이며 저소비 전력의 동작이 가능해진다.

상기한 바와 같은 소자를 실용에 사용하기 위해서는, 저전위 밀도이며, 또한 거의 완전하게 격자 완화된 Si_1-xGe_x버퍼층이 필요하다. 통상, Si 기판 상에 에피택셜 성장한 SiGe 박막은, 기판의 평행 방향의 격자 상수는 Si의 격자 상수와 일치하고, 기판의 수직 방향에서만 Si의 격자 상수보다 크다. 즉, 기판면 내에 압축 변형을 갖는 변형 SiGe층으로 되어 있다. 이 위에 Si를 에피택셜 성장시켜도, Si층에 변형은 도입되지 않는다. 따라서, 변형 Si층을 에피택셜 성장시키기 위한 SiGe 버퍼층을 얻기 위해서는, 어떠한 수단에 의해 변형 SiGe층을 격자 완화시킬 필요가 있다. 그와 같은 버퍼층을 얻기 위한 방법으로서, 본 발명자들은, 산화막 상에 형성된 낮은 Ge 조성(x=0.1)의 SiGe층을 고온에서 열 산화함으로써, Ge 조성을 증대시키면서(x>0.5) 격자 완화, 박막화를 동시에 달성하는 방법(산화 농축법)을 제안하고 있다(일본 특개2002-76347호 공보). 또한, SOI 상에 SiGe 박막을 에피택셜 성장한 것을 산화 농축하는 것도 가능하다(T.Tezuka et al, Appl. Phys. Lett.79, p1798(2001)).

Si 채널층을 충분히 변형시켜 높은 이동도를 얻기 위해서는, 기초막인 SiGe층이 충분히 격자 완화되어 있을 필요가 있다. 한편, 신뢰성이나 누설 전류의 저감을 위해서는, 전위 등의 격자 결함의 발생을 억제할 필요가 있다. 그러나, 종래의 산화 농축법에서는, 충분히 격자 완화시키면서 관통 전위 밀도를 실용상의 기준이 되는 값 10³㎝^-2정도까지 저감하는 것이 곤란하다고 하는 문제가 있었다.

한편, SOI 상의 SiGe층의 완화를 촉진하기 위해, 매립 산화막 내에 B(붕소)를 이온 주입하여 어닐링하는 방법이 제안되어 있다(F.Y.Huang et al., Appl. Phys. Lett. Vol.19, pp.2680-2682(2000)). 이 방법에 따르면, 산화막 내에 B가 혼입됨으로써 산화막의 연화 온도가 대폭 저하되기 때문에, 800℃ 정도의 어닐링 온도에서도 전위를 도입하지 않고 높은 완화율이 얻어질 가능성이 있다. 그러나, B는 매우 확산되기 쉽기 때문에, 어닐링 공정 중에 산화막 상의 Si층이나 SiGe층 내로 용이하게 확산된다. B는 Si에 대한 p형 불순물로 되기 때문에, 절연막 상의 반도체층은 모두 고농도의 p형으로 도핑되게 되어, CMOS의 제작은 매우 곤란해진다.

이와 같이 종래, 변형 SOI-MOSFET를 실용적으로 사용하기 위해서는, 저전위밀도로 충분히 격자 완화된 SiGe 버퍼층이 필요하지만, 절연막 상의 격자 완화 SiGe 박막을, 전위를 도입하지 않고 형성하는 것은 곤란하였다.

도 1a 내지 도 1f는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.

도 2a 및 도 2b는 본 발명의 제1 실시 형태에 이용한 산화 농축법을 설명하기 위한 단면도.

도 3a 및 도 3b는 본 발명에 따른 격자 완화 SiGe층의 단면도 및 격자 완화 SiGe 층 중의 응력을 설명하기 위한 도면.

도 4는 섬 형상으로 정형된 SiGe 층의 원형 패턴에 대하여, 라만 분광에 의해 내부 변형의 반경 R에 대한 의존성을 도시하는 그래프.

도 5a 내지 도 5e는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.

도 6은 본 발명의 변형예를 설명하기 위한 평면도.

도 7은 SiGe 섬 형상 구조를 열 처리하였을 때의 격자 완화율(relaxation ratio)과 섬 형상 구조의 면적(A), 막 두께(t)와의 관계를 도시하는 그래프.

<도면의 주요 부분에 대한 부호의 설명>

10 : SOI 기판

11 : Si 기판

12 : 매립 산화막

21 : SiGe층

30 : 활성 영역

31 : 레지스트

본 발명의 일 국면에서는, 불순물의 도핑 등을 행하지 않고, 변형 Si-CMOS의 제조에 적합한 절연막 상의 격자 완화 SiGe 박막을 형성할 수 있어, 고속, 저소비 전력의 CMOS 디바이스의 실현에 기여하는 반도체 장치의 제조 방법을 제공한다.

본 발명의 제1 국면에 따른 반도체 장치의 제조 방법은, 절연막 상의 단결정 Si층 상에, 단결정의 Si_1-x-yGe_xC_y층(1>x>0, 1>y≥0)으로 이루어지는 섬 형상(island shape) 영역과, 상기 섬 형상 영역의 주위를 둘러싸는 비정질 또는 다결정의 Si_1-x-yGe_xC_y층으로 이루어지는 주변 영역을 형성하는 공정과, 상기 각 Si_1-x-yGe_xC_y층에 가열 처리를 실시하는 공정과, 상기 가열 처리 후에, 표면의 산화막을 제거한 후에, 상기 섬 형상 영역 상에 소자 형성 영역으로 되는 단결정의 Si_1-z-wGe_zC_w층(1>z≥0, 1>w≥0)을 형성하는 공정을 포함하는 것을 특징으로 한다.

본 발명의 제2 국면에 따른 반도체 장치의 제조 방법은, 절연막 상의 단결정 Si층 상에 단결정의 Si_1-x-yGe_xC_y층(1>x>0, 1>y≥0)을 형성하는 공정과, 상기 Si_1-x-yGe_xC_y층 상에 섬 형상의 마스크층을 형성하는 공정과, 상기 Si_1-x-yGe_xC_y층의 상기 마스크층으로 피복된 섬 형상 영역을 제외한 주변 영역을 이온 주입으로 비정질화하는 공정과, 상기 Si_1-x-yGe_xC_y층에 가열 처리를 실시하는 공정과, 상기 가열 처리 후에, 표면의 산화막을 제거한 후에, 상기 Si_1-x-yGe_xC_y층의 섬 형상 영역 상에 소자 형성 영역으로 되는 단결정의 Si_1-z-wGe_zC_w층(1>z≥0, 1>w≥0)을 형성하는 공정을 포함하는 것을 특징으로 한다.

본 발명의 제3 국면에 따른 반도체 장치의 제조 방법은, 절연막 상의 단결정 Si층 상에, 단결정의 Si_1-x-yGe_xC_y층(1>x>0, 1>y≥0)으로 이루어지는 제1 영역과, 상기 제1 영역에 슬릿 혹은 구멍 형상의 비정질 또는 다결정의 Si_1-x-yGe_xC_y층으로 이루어지는 제2 영역을 형성하는 공정과, 상기 각 Si_1-x-yGe_xC_y층에 가열 처리를 실시하는 공정과, 상기 가열 처리 후에, 표면의 산화막을 제거한 후에, 상기 제1 영역 상에 소자 형성 영역으로 되는 단결정의 Si_1-z-wGe_zC_w층(1>z≥0, 1>w≥0)을 형성하는 공정을 포함하는 것을 특징으로 한다.

<실시예>

이하, 본 발명의 상세한 사항을 실시 형태에 따라 설명한다.

(제1 실시 형태)

도 1a 내지 도 1f는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다. 또한, 하기의 제1 및 제2 실시 형태에서는, 상세는 후술하는 1개의 섬 형상 영역만을 도시하고 있다.

우선, 도 1a에 도시한 바와 같이, Si 기판(11) 상에 SiO₂막(매립 절연막)(12)을 개재하여 막 두께 20㎚의 Si층(SOI층)(13)을 형성한 막 두께 20㎚의SOI 기판(10)을 준비하고, 이 SOI 기판(10) 상에, 초고 진공 CVD, 저압 CVD, 상압 CVD, 또는 분자선 에피택셜 성장법에 의해 막 두께 20㎚의 Si_0.85Ge_0.15층(21)을 성장한다. 또한 그 위에 막 두께 5㎚의 Si 캡층(22)을 성장한다.

계속해서, 도 1b에 도시한 바와 같이, 포토리소그래피로 트랜지스터의 활성 영역(소스·드레인 및 채널 영역)(30)을 레지스트(31)에 패터닝한다. 여기서, 활성 영역(1개 또는 복수의 소자, 예를 들면 트랜지스터가 형성되는 「소자 형성 영역」이어도 됨. 이하, 「섬 형상 영역」이라고도 함)은 예를 들면 구형 형상으로 하고, 활성 영역(30)의 사이즈가 20㎛²보다 작으면 열 처리 후에 거의 완전하게 격자 완화된다. 또한, 격자 완화 후에는 활성 영역의 사이즈는 대략 가로 방향의 사이즈의 1% 정도 크게 되기 때문에, 포토리소그래피 시에 전사되는 패턴에는, 인접하는 활성 영역과의 간격은 사전에 이 팽창분의 여유를 확보해 둘 필요가 있다. 실제의 LSI에서는, 활성 영역의 폭이 10㎛ 이하인 패턴이 대부분이다. 활성 영역의 폭이 10㎛인 경우, 양측으로 50㎚씩 팽창한다. 따라서, 전사되는 패턴 중에는 인접하는 활성 영역 사이에 최저 100㎚의 간격을 확보할 필요가 있다.

계속해서, 도 1c에 도시한 바와 같이, 레지스트(31)를 마스크로 하여 Ge, Si, C, B, BF₂, As 등의 이온을 주입하여, 트랜지스터 형성 영역 이외를 비정질화한다. 즉, 이온 주입에 의해 비정질화된 SiGe 비정질층을 형성한다. 주입 이온종으로서는 도핑 프로파일에 영향을 주지 않기 위해 Ge 이온, C 이온, 또는 Si 이온이 바람직하다.

계속해서, 1000℃ 이상의 고온에서 산소를 포함하는 분위기 속에서 열 산화하고, 매립 산화막(12) 상의 SiGe층의 막 두께가 10㎚로 될 때까지 박막화한다. 이 산화 처리는, 산화 농축법으로 칭하며, 도 2a에 도시한 상태에서 1000℃ 이상의 고온에서 드라이 산화를 행하면, 도 2b에 도시한 바와 같이 SiGe층(21)의 표면이 산화되어 산화막(24)이 형성된다. 그리고, 산화막(24)으로부터 Ge가 배제된다. 그리고, 남은 SiGe 내에 Ge가 축적됨으로써, 높은 Ge 조성 SiGe막(25)이 형성된다. 또한, 이 열 처리에서는, Ge와 Si의 상호 확산에 의해 Si층(13)과 SiGe층(21)의 계면은 소실된다.

이에 의해, 도 1d에 도시한 바와 같이, 균일 조성(x=0.3)의 격자 완화 SiGe층(25)이 매립 산화막(12) 상에 형성된다. 산화 온도는, SiGe 활성 영역이 완전히 융해되지 않는 범위에서 높은 쪽이 바람직하다. 왜냐하면, 온도가 높을 수록 매립 산화막(12)과 SiGe층(25)과의 계면에서의 활주가 촉진되어, 완화율이 높아지기 때문이다. 구체적으로는, 1150℃ 내지 1250℃ 사이가 바람직하다. 물론, 산화 농축 중의 Ge 조성의 증대에 따라, 서서히 산화 온도를 내려도 된다.

또한, SiGe층(25) 주위의 SiGe 비정질층(23)도 마찬가지로 산화 농축법에 의해 Ge 농도가 높아져, 높은 Ge 농도의 다결정 SiGe층(26)이 형성된다. 이와 같이, 섬 형상 영역으로서의 SiGe층(25)의 주변 영역이 비정질 또는 다결정이기 때문에, SiGe층(25)은 주변 영역에서의 입계의 차이를 이용하여 가로 방향으로 격자를 확대할 수 있다. 이에 의해, SiGe층(25)에서의 격자 변형을 충분히 완화할 수 있다.

계속해서, 도 1e에 도시한 바와 같이, 표면의 산화막(24)을 제거한 후, SiGe층(25) 상에 변형 Si층(41)을 에피택셜 성장한다. 이 때, 비정질 SiGe층(26) 상에는 다결정 Si층(42)이 형성된다.

계속해서, 도 1f에 도시한 바와 같이, 통상의 CMOS 프로세스에 의해 회로를 제작한다. 즉, 게이트 산화막(51)을 통해 게이트 전극(52)을 형성하고, 또한 게이트 측벽 절연막(53)을 형성하며, 이들을 마스크로 하여 소스·드레인 확산층 형성을 위한 이온 주입을 행함으로써, MOSFET가 제작된다.

본 실시예에서는, 이온 주입 공정 후에 산화 공정을 행하였지만, 반대로, 산화 공정 후에 이온 주입 공정을 행하고, 그러한 후에 SiGe층(25)을 격자 완화시키기 위한 가열 처리를 행해도 된다. 이 경우의 가열 시간과 완화율의 관계를 도 7에 도시한다. 이 도면으로부터, 예를 들면, SiGe막 두께가 5㎚이고, 활성 영역이 2㎛×5㎛(면적 A=10㎛²)인 구형의 경우, 1150℃, 15시간의 열 처리로 90% 이상의 완화율이 얻어진다. 또한, 열 처리에 의한 완화율의 증대 효과는, 상기 실시예에서 산화 농축 공정을 행한 후에도 얻어진다.

또한, 도 1a 내지 도 1f에서는 단일의 MOSFET만을 도시하고 있지만, 동일한 변형 Si층 상에 n형, p형의 MOSFET를 복수 형성함으로써, CMOS 구조가 얻어진다.

상기한 바와 같이 제1 실시 형태에서는, 매립 산화막(12) 상의 SiGe층(21)의 소자 형성 영역이 되는 섬 형상 영역의 주변 영역을 비정질화한 후에, 산화 농축법에 의해 산화하고 있다. 이에 의해, 높은 Ge 조성 SiGe층(25)을 형성하는 것이 가능하며, 또한, SiGe층(25)을 충분히 격자 완화시킬 수 있다. 즉, 매립 산화막(12)상에 저전위 밀도로 충분히 격자 완화된 SiGe 버퍼층(25)을 형성할 수 있다. 따라서, SiGe층(25) 상에 형성하는 변형 Si층(41)을 충분히 변형시킬 수 있다. 이에 의해, 고속이며 저소비 전력의 CMOS 디바이스를 제작할 수 있다.

또한, 산화 농축법을 이용하지 않고, 가열 처리를 행하는 것만으로도 격자 완화된 SiGe층이 얻어진다. 이 경우, Ge 조성을 증대시키는 효과는 얻어지지 않지만, 큰 Ge 조성을 필요로 하지 않는 용도의 경우, 혹은 처음부터 높은 Ge 조성의 SiGe막을 성장시킬 수 있는 경우에는 가열 처리만으로도 된다.

본 발명의 원리를 도 3a 내지 도 4를 참조하여 설명한다.

도 3a 및 도 3b는 본 발명으로 제조되는 반도체 장치에 적용되는 격자 완화 SiGe층의 단면도 및 격자 완화 SiGe층 내의 응력을 설명하기 위한 도면이다. 도 3a 및 도 3b에서, SiGe층(25)의 상부나 측면에 형성되는 산화층의 영향은 무시한다. 산화가 진행되고 있는 평탄한 SiO₂/Si 계면에서는 응력이 축적되지 않는 것이 알려져 있기 때문에, 이 가정은 타당한 것으로 생각된다. 또한, 격자의 변위는 도 3a 및 도 3b 내의 X방향으로만 발생하는 것으로 가정한다. 또한, SiGe층(25) 내부에 전위는 발생하지 않는 것으로 가정한다.

열 산화에 의해 SiGe층(25)의 Ge 조성이 증대되면, SiGe층(25) 내부에 응력이 발생한다. 이 때 산화막(12)과 SiGe층(25)과의 계면에서의 전단 응력 τ(x)는, 도 3b에 파선으로 도시한 바와 같이 층 내에서 변화된다. 도 3b에 파선으로 도시한 바와 같이, SiGe층(25)의 단부(251)(즉 SiGe층과 산화막(12)과의 접촉면인 활주면(35) 주위) 근방에서의 전단 응력은, SiGe층(25)과 산화막(12)의 계면에서 활주가 발생하기 시작할 때의 전단 응력(유동 전단 응력)에 있어서 거의 일정하게 된다. 단부(251)로부터 내측(멀어지는 방향)으로 X₀만큼 들어간 위치에서 활주가 종료되면, 전단 응력 τ(x)는 서서히 감소하여 제로로 된다.

한편, SiGe층(25) 내의 축 응력 σ(x)는, 전단 응력 τ(x)를 단부(251)로부터의 거리 X로 적분함으로써 얻어진다. 따라서, 축 응력 σ(x)는 단부(251)로부터 서서히 증대되고, SiGe층(25)의 내부(단부(251)로부터 충분히 멀어진 위치)에서 포화값 σsat에 도달한다. 즉, 단부(251) 근방에서는 SiGe층(25)은 완전히 격자 완화되며, 단부(251)로부터 내측(단부(251)로부터 충분히 멀어진 위치)으로 들어감에 따라 완화 비율은 감소되어 간다. 여기서, 포화값 σsat는 전혀 격자 완화되지 않은 경우, 즉 산화 전후에서 격자 상수가 변화되지 않은 경우의 SiGe층(25) 내부 응력에 상당한다.

상기를 고려하여, 본 발명의 제1 실시 형태에서는, 산화막 상에 SiGe층을, 예를 들면, 사전에 복수의 비정질 또는 다결정의 주변 영역으로 둘러싸인 섬 형상으로 가공한 상태에서 열 산화하는 것을 특징으로 한다. 즉, 단부를 SiGe층의 주위에 형성한 상태에서 열 산화하는 것을 특징으로 한다. 여기서 단부란, SiGe층의 연속하는 층에 대하여, 비정질 또는 다결정의 주변 영역과의 경계를 말한다. 열 산화에 의해 Ge 조성비가 증대됨에 따라 SiGe층의 단부를 기점으로 하여 SiGe층과 기초막인 산화막과의 계면에서의 활주가 발생하여, 응력이 개방된다. 이 때, SiGe층이 가로로 팽창하기 위한 공간적 여유는 주변 영역에서의 입계의 차이에 의해 확보된다. 이 원리는 이하의 실시 형태에 대해서도 마찬가지이다.

본 발명자들은, 활주가 발생하고 있는 거리 X₀을 조사하기 위해 이하의 실험을 행하였다. 우선, 접합에 의해 작성된 30㎚ 두께의 SOI 기판(10) 상에, 두께 116㎚의 Si_0.9Ge_0.1층(4)을 에피택셜 성장하였다. 다음으로, 포토리소그래피와 그것에 연속하는 케미컬 드라이 에칭을 행하여, SiGe층(25)을 반경 R의 섬 형상의 원형 패턴으로 가공하였다.

다음으로, SiGe층(25)의 두께가 77㎚로 될 때까지 1200℃의 드라이 산화를 행하였다. 이 때, SiGe층(25)의 Ge 조성비는 15원자%로 증대되었다. 다음으로, SiGe층(25)의 원형 패턴에 대하여, 라만 분광에 의해 내부 변형의 반경 R 의존성을 측정하였다. 측정 위치는 원형 패턴의 거의 중앙이며, 레이저 스폿 직경은 약 1㎛이다.

도 4에 이 결과를 도시한다.

도 4에서, 종축의 양은 산화 후의 Ge 조성비가 15원자%인 격자 완화 SiGe의 격자 상수로 규격화한 격자 변형율로서, 도 3b에 도시한 σ에 비례하는 양이다. 또한, 횡축은 단부(251)로부터의 거리이다.

도 4로부터 SiGe층(25)의 단부(251)로부터 거리 5㎛ 이하의 영역에서의 내부변형이 급격하게 저감되는 것을 알 수 있다. 즉 단부(251)로부터 거리 5㎛ 이하의 영역에서는, SiGe층(25)과 그 기초막인 산화막(12) 사이에서 활주가 발생함으로써,SiGe층(25)이 격자 완화되는 것을 알 수 있다. 이 영역에서는 전위 모드에 의한 격자 완화가 아니라, 완전한 활주에 의한 것으로서, 그 관통 전위 밀도도 10⁴㎝^-2이하로 되는 것을 알 수 있었다. 특히 단부(251)로부터 거리 2㎛ 이하의 영역에서는 완전히 격자 완화되는 것을 알 수 있었다.

이들 결과로부터, 섬 형상으로 형성된 격자 완화 SiGe층(25)의 단부(251)로부터 거리 5㎛ 이하의 영역 상의 격자 완화 SiGe층(25)은, 기초막의 결정성이 종래에 비해 양호한 것을 알 수 있다. 그 때문에 격자 완화 SiGe층(25) 상에 형성되는 변형 Si층(혹은 변형 SiGe층)(3)은 무전위이며 또한 매우 평탄성이 양호한 것이 얻어진다. 그 때문에 격자 완화 SiGe층(25)의 산화막(12)과의 접촉면의 주위로부터 5㎛ 이내에 있는 면 상에 위치하는 변형 Si(혹은 변형 SiGe층)(3) 상에, 소자의 액티브 영역인 채널, 즉 소스 영역 및 드레인 영역 사이에 협지되는 영역이 존재하도록 전계 효과 트랜지스터를 형성하면 된다. 더욱 바람직하게는, 단부(251)로부터의 거리가 2㎛ 이하인 영역 상에 전계 효과 트랜지스터를 형성하면 된다. 이 이유는, 도 4로부터 알 수 있는 바와 같이, 단부(251)로부터의 거리가 2㎛ 이하인 영역에서는, SiGe층(25)의 규격화 변형율이 0.1 이하로, 실질적으로 완전히 격자 완화되어 관통 전위 밀도도 보다 저감되기 때문이다.

(제2 실시 형태)

도 5a 내지 도 5e는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다. 또한, 도 1a 내지 도 1f와 동일 부분에는 동일 부호를붙이고, 그 상세한 설명은 생략한다.

우선, 도 5a에 도시한 바와 같이, Si 기판(11) 상에 SiO₂막(12)을 개재하여 막 두께 20㎚의 Si층(SOI층)(13)을 형성한 막 두께 20㎚의 SOI 기판(10)을 준비한다. 이 SOI 기판(10) 상에, 막 두께 5㎚의 SiO₂막(61)을 형성하고, 트랜지스터 형성 영역(30)에 창을 개구한다. 창 사이즈는 제1 실시예의 경우와 동일한 이유에 의해, 20㎛²보다 작은 것이 바람직하다.

계속해서, 도 5b에 도시한 바와 같이, 초고 진공 CVD, 저압 CVD, 상압 CVD, 또는 분자선 에피택셜 성장법에 의해 막 두께 20㎚의 Si_0.85Ge_0.15층을 성장하고, 또한 그 위에 막 두께 5㎚의 Si 캡층을 성장한다. 그렇게 하면, 창 부분에는 기초인 Si 결정에 에피택셜 성장한 SiGe층(21)과 Si층(22)이 형성되고, SiO₂막(61) 상에는 다결정의 SiGe층(27)과 다결정의 Si층(28)이 형성된다.

계속해서, 1000℃ 이상의 고온으로 드라이 산화하고, 매립 산화막(12) 상의 SiGe막 두께가 10㎚로 될 때까지 박막화한다. 이에 의해, 도 5c에 도시한 바와 같이, 균일 조성(x=0.3)의 격자 완화 Si_1-xGe_x층(25)이 매립 산화막(12) 상에 형성된다. 산화 온도는, SiGe 활성 영역이 완전하게 융해되지 않는 범위에서 높은 쪽이 바람직하다. 왜냐하면, 온도가 높을수록 매립 산화막(12)과 SiGe층(25)의 계면에서의 활주가 촉진되어, 완화율이 높아지기 때문이다. 구체적으로는, 제1 실시 형태와 마찬가지로, 1150℃ 내지 1250℃ 사이가 바람직하다. 물론, 산화 농축 중의Ge 조성의 증대에 따라, 서서히 산화 온도를 내려도 된다.

또한, SiGe층(25) 주위의 다결정 SiGe층(27)도 마찬가지로 산화 농축법에 의해 Ge 농도가 높아져, 높은 Ge 농도의 SiGe층(26)이 형성된다. 이 SiGe층(26)은 여전히 다결정 상태이다. 이와 같이, 섬 형상 영역으로서의 SiGe층(25)의 주변 영역이 다결정이기 때문에, SiGe층(25)은 주변 영역에서의 입계의 어긋남을 이용하여 가로 방향으로 격자를 확대할 수 있다. 이에 의해, SiGe층(25)에서의 격자 변형을 충분히 완화할 수 있다. 또한, SiO₂막(61)은 매우 얇기 때문에, 이 층(61)에 의해 SiGe층(25)의 격자 완화가 저해되지는 않는다.

계속해서, 도 5d에 도시한 바와 같이, 표면의 산화막(24)을 박리한 후, 변형 Si층(41)을 에피택셜 성장한다. 이 때, 다결정의 SiGe층(26) 상의 Si층(42)은 다결정으로 된다.

이 이후에는, 제1 실시 형태와 마찬가지로, 도 5e에 도시한 바와 같이, 게이트 산화막(51)을 통해 게이트 전극(52)을 형성하고, 또한 게이트 측벽 절연막(53)을 형성하며, 이들을 마스크로 하여 소스·드레인 확산층 형성을 위한 이온 주입을 행함으로써, MOSFET가 제작된다.

이와 같이 제2 실시 형태에 따르면, SOI 기판(10) 상에 일부 창을 갖는 산화막(61)을 선택 형성하고, 그 위에 SiGe층을 형성한다. 이에 의해, SiGe의 단결정의 섬 형상 영역과, 그 다결정의 주변 영역을 형성할 수 있다. 그리고, 이 상태에서 산화 농축법을 행함으로써, 제1 실시 형태와 마찬가지로, 높은 Ge 조성SiGe층(25)을 형성함과 함께, SiGe층(25)을 충분히 격자 완화시킬 수 있다. 따라서, 제1 실시 형태와 마찬가지의 효과가 얻어진다.

(변형예)

또한, 본 발명은 상술한 각 실시 형태에 한정되는 것은 아니다. 상기한 각 실시 형태에서는, 격자 완화를 위한 버퍼층으로서 SiGe를 이용하였지만, 이 대신에 SiGeC를 이용할 수도 있다. 이 경우, C 조성의 선택에 의해, 변형의 설정 자유도를 증가시킬 수 있다. 즉, 격자 완화를 위한 버퍼층으로서는, Si_1-x-yGe_xC_y층(1>x>0, 1>y≥0)을 이용할 수 있다. 또한, 격자 완화를 위한 버퍼층 상에 형성하는 소자 형성용 반도체층은 반드시 Si에 한정되는 것이 아니라, Ge나 C를 포함하는 것이어도 된다. 즉, Si_1-z-wGe_zC_w층(1>z≥0, 1>w≥0)을 이용할 수 있다.

또한, 변형은 실시 형태에서 설명한 인장 변형이 아니라, 압축 변형이어도 된다. 이 경우, Ge의 조성비는 격자 완화 버퍼층보다 커진다. 특히, 채널층의 Ge 조성이 70% 정도 이상으로 되면, 인장 변형 Si보다 높은 전자, 정공 이동도가 얻어진다.

또한, 섬 형상 영역의 형상으로서는, 구형에 한정되지 않고, 다른 다각형, 원형, 타원형을 이용하는 것도 물론 가능하다. 또한, 트랜지스터 형성 영역(30)은 반드시 완전히 고립된 것이 아니라, 반도 형상으로 형성된 것이어도 된다. 또한, 도 6a에 도시한 바와 같이 슬릿(71)이 형성된 것, 혹은 도 6b에 도시한 바와 같이 구멍(72)이 형성된 것이어도 된다. 또한, 도 6a 및 도 6b에는 소스·드레인의 컨택트홀(73)이 도시되어 있다.

본 발명의 제1 국면에 따른 반도체 장치의 제조 방법은, 절연막 상의 단결정 Si층 상에, 단결정의 Si_1-x-yGe_xC_y층(1>x>0, 1>y≥0)으로 이루어지는 섬 형상 영역과, 상기 섬 형상 영역의 주위를 둘러싸는 비정질 또는 다결정의 Si_1-x-yGe_xC_y층으로 이루어지는 주변 영역을 형성하는 공정과, 상기 각 Si_1-x-yGe_xC_y층에 가열 처리를 실시하는 공정과, 상기 가열 처리 후에, 표면의 산화막을 제거한 후에, 상기 섬 형상 영역 상에 소자 형성 영역으로 되는 단결정의 Si_1-z-wGe_zC_w층(1>z≥0, 1>w≥0)을 형성하는 공정을 포함하는 것을 특징으로 한다. 여기서, Si_1-x-yGe_xC_y층으로 이루어지는 단결정의 섬 형상 영역과 비정질 또는 다결정의 주변 영역을 형성하는 공정은, 절연막 상의 단결정 Si층 상에, 소자 형성 영역에 상당하는 부분을 제외하고 산화막을 형성한 후에, 단결정 Si층 상에 Si_1-x-yGe_xC_y단결정층을, 산화막 상에 Si_1-x-yGe_xC_y다결정층을 각각 형성하는 공정을 포함하는 것이 바람직하다.

제1 및 제2 국면에서 하기의 실시 형태가 바람직하다. 또한, 하기의 실시 형태는 각각 독립적으로 적용해도 되고, 적절하게 조합하여 적용해도 된다.

(1) 가열 처리를 실시하는 공정에서, 가열함으로써 표면의 일부를 산화하는 대신에, 표면을 보호막(Si 산화막, Si 질화막 등)으로 피복한 후에 가열 처리한다. 이 경우에는, Ge 조성의 증대는 발생하지 않지만, 격자 완화는 발생한다.

(2) 주입 이온이 Si 이온, C 이온, 또는 Ge 이온 중 어느 하나, 혹은 그 조합이다.

(3) 가열 처리가 산소 가스를 포함하는 분위기 속에서 행해진다.

(4) 가열 처리가, 산소 가스를 포함하는 분위기 속에서 행해진 후에 비산화성의 가스 분위기 속에서 행해진다.

본 발명의 제3 국면에 따른 반도체 장치의 제조 방법은, 절연막 상의 단결정 Si층 상에, 단결정의 Si_1-x-yGe_xC_y층(1>x>0, 1>y≥0)으로 이루어지는 제1 영역과, 상기 제1 영역에 슬릿 혹은 구멍 형상의 비정질 또는 다결정의 Si_1-x-yGe_xC_y층으로 이루어지는 제2 영역을 형성하는 공정과, 상기 각 Si_1-x-yGe_xC_y층에 가열 처리를 실시하는 공정과, 상기 가열 처리 후에, 표면의 산화막을 제거한 후에, 상기 제1 영역 상에소자 형성 영역으로 되는 단결정의 Si_1-z-wGe_zC_w층(1>z≥0, 1>w≥0)을 형성하는 공정을 포함하는 것을 특징으로 한다.

제3 국면에서 하기의 실시 형태가 바람직하다. 또한, 하기의 실시 형태는 각각 독립적으로 적용해도 되고, 적절하게 조합하여 적용해도 된다.

(1) 슬릿과 슬릿 사이 또는 구멍과 구멍 사이가 10㎛ 이내가 되도록 형성되어 있다.

(2) 슬릿 또는 구멍의 폭은 열 처리 전에 적어도 0.1㎛이다.

(3) 구멍은 가늘고 긴 형상을 갖는다.

Si 기판에 격자 정합한 변형 SiGe층을, 전위를 발생시키지 않고 격자 완화시키기 위해서는, 기초막의 매립 산화막과의 계면에서 활주가 발생하고, 가로 방향으로 격자가 확대될 필요가 있다. 따라서, SiGe층과 매립 산화막 계면의 활주를 양호하게 하는 것과 가로 방향으로 확대되기 위한 공간적 여유가 필요하다.

본 발명의 실시 형태에서는, 이 2개의 조건을 만족시키기 위해, 절연막 상의 Si 결정층(SOI) 상에 섬 형상의 SiGe층을 형성하고, 이 섬 형상의 영역에 인접하는 주변 영역을 비정질 또는 다결정의 SiGe층으로 하며, 이 상태에서 열 처리를 행한다. 열 처리를 비산화성 분위기 속에서 행하는 경우에는, 표면 요철을 방지하기 위해 Si 산화막 또는 Si 질화막을 가열 처리 전에 퇴적한다. 이 때, 주위의 SiGe층 내에 고밀도로 존재하는 입계의 차이에 의해, 섬 형상 SiGe층이 가로로 확대되는 것이 가능해진다. 또한, 섬 형상 영역의 면적이 작을 수록 섬 형상 영역과 절연막 계면의 접촉 면적이 작아지기 때문에, 활주가 발생기기 쉬워진다. 따라서, 섬 형상 영역의 면적이 작을 수록 용이하게 완화가 발생하고, 임의의 임계값보다 작으면, 전혀 전위를 발생하지 않고 완전히 격자 완화된다.

이 때, Si와 Ge 원자의 상호 확산에 의해 Si층과 SiGe층의 계면은 소실되고, 또한 Ge 조성은 균일화된다. 또한, 열 처리 시에 산소를 도입하여, 종래 기술에서 설명한 산화 농축을 행하면, 산화 전에 비해 높은 Ge 조성이며 또한 박막인 격자 완화 SiGe층이 얻어진다. 다음으로, 표면의 산화막을 제거한 후에, 그 섬 형상 영역 상에 Si층을 형성함으로써, 충분한 격자 변형을 갖는 소자 형성용 반도체층을 형성하는 것이 가능해진다.

이와 같이 본 발명의 실시 형태에 따르면, 변형 Si-CMOS의 제조에 적합한 절연막 상의 격자 완화 SiGe 박막을 형성할 수 있다. 또한, 기초막의 절연막 내에 불순물의 도핑 등을 행할 필요도 없기 때문에, CMOS의 제작에 문제점이 발생하지도 않는다. 따라서, 고속, 저소비 전력의 CMOS 디바이스의 실현에 기여하는 것이 가능해진다.

또한, 섬 형상 영역에 인접하는 주변 영역을 비정질 또는 다결정으로 함으로써 섬 형상 영역의 결정의 격자 변형이 완화되는 현상은, SiGe에 한정되지 않고 SiGeC에 대해서도 마찬가지이다. 또한, 소자 형성층으로서는 Si 대신에 SiGe, SiGeC를 이용하는 것도 가능하다.

그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 다양하게 변형하여 실시할 수 있다.

금회 개시된 실시예는 모든 점에서 예시적이고 제한적인 것이 아니라고 여겨져야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구 범위에 의해 정의되며, 특허 청구 범위는 균등 범위 내에서의 모든 변경을 포함하도록 의도되었다.

이상 상술한 바와 같이, SOI층 상에 형성된 Si_1-x-yGe_xC_y층(1>x>0, 1>y≥0)에 대하여, 섬 형상 영역에 인접하는 주변 영역을 비정질 또는 다결정으로 함으로써, 섬 형상 영역의 결정의 격자 변형을 충분히 완화시킬 수 있다. 그 결과, 고속, 저소비 전력이며 신뢰성이 높은 CMOS 디바이스의 실현에 기여할 수 있다.

Claims

절연막 상의 단결정 Si층 상에, 단결정의 Si_1-x-yGe_xC_y층(1>x>0, 1>y≥0)으로 이루어지는 섬 형상 영역과, 상기 섬 형상 영역의 주위를 둘러싸는 비정질 또는 다결정의 Si_1-x-yGe_xC_y층으로 이루어지는 주변 영역을 형성하는 공정과,

상기 각 Si_1-x-yGe_xC_y층에 가열 처리를 실시하는 공정과,

상기 가열 처리 후에, 표면의 산화막을 제거한 후에, 상기 섬 형상 영역 상에 소자 형성 영역으로 되는 단결정의 Si_1-z-wGe_zC_w층(1>z≥0, 1>w≥0)을 형성하는 공정

을 포함하는 반도체 장치의 제조 방법.
제1항에 있어서,

Si_1-x-yGe_xC_y층으로 이루어지는 단결정의 섬 형상 영역과 비정질 또는 다결정의 주변 영역을 형성하는 공정은, 절연막 상의 단결정 Si층 상에, 소자 형성 영역에 상당하는 부분을 제외하고 산화막을 형성한 후에, 단결정 Si층 상에 Si_1-x-yGe_xC_y단결정층을, 산화막 상에 Si_1-x-yGe_xC_y다결정층을 각각 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
절연막 상의 단결정 Si층 상에 단결정의 Si_1-x-yGe_xC_y층(1>x>0, 1>y≥0)을 형성하는 공정과,

상기 Si_1-x-yGe_xC_y층 상에 섬 형상의 마스크층을 형성하는 공정과,

상기 Si_1-x-yGe_xC_y층의 상기 마스크층으로 피복된 섬 형상 영역을 제외한 주변 영역을 이온 주입으로 비정질화하는 공정과,

상기 Si_1-x-yGe_xC_y층에 가열 처리를 실시하는 공정과,

상기 가열 처리 후에, 표면의 산화막을 제거한 후에, 상기 Si_1-x-yGe_xC_y층의 섬 형상 영역 상에 소자 형성 영역으로 되는 단결정의 Si_1-z-wGe_zC_w층(1>z≥0, 1>w≥0)을 형성하는 공정

을 포함하는 반도체 장치의 제조 방법.
제3항에 있어서,

주입 이온이 Si 이온, C 이온, 또는 Ge 이온 중 어느 하나, 혹은 그 조합인 반도체 장치의 제조 방법.
제1항 또는 제3항에 있어서,

상기 가열 처리가 산소 가스를 포함하는 분위기 속에서 행해지는 반도체 장치의 제조 방법.
제1항 또는 제3항에 있어서,

상기 가열 처리가, 산소 가스를 포함하는 분위기 속에서 행해진 후에 비산화성의 가스 분위기 속에서 행해지는 반도체 장치의 제조 방법.
제1항 또는 제3항에 있어서,

상기 가열 처리의 온도가 1000℃ 이상인 반도체 장치의 제조 방법.
제1항 또는 제3항에 있어서,

상기 가열 처리의 온도가 1150℃ 이상, 또한 1250℃ 이하인 반도체 장치의 제조 방법.
제1항 또는 제3항에 있어서,

상기 섬 형상의 사이즈가 20㎛²보다 작은 반도체 장치의 제조 방법.
제1항 또는 제3항에 있어서,

상기 열 처리 전의 상기 섬 형상 영역 사이의 거리는 적어도 0.1㎛인 반도체 장치의 제조 방법.
절연막 상의 단결정 Si층 상에, 단결정의 Si_1-x-yGe_xC_y층(1>x>0, 1>y≥0)으로 이루어지는 제1 영역과, 상기 제1 영역에 슬릿 혹은 구멍 형상의 비정질 또는 다결정의 Si_1-x-yGe_xC_y층으로 이루어지는 제2 영역을 형성하는 공정과,

상기 각 Si_1-x-yGe_xC_y층에 가열 처리를 실시하는 공정과,

상기 가열 처리 후에, 표면의 산화막을 제거한 후에, 상기 제1 영역 상에 소자 형성 영역으로 되는 단결정의 Si_1-z-wGe_zC_w층(1>z≥0, 1>w≥0)을 형성하는 공정

을 포함하는 반도체 장치의 제조 방법.
제11항에 있어서,

슬릿과 슬릿 사이 또는 구멍과 구멍 사이가 10㎛ 이내가 되도록 형성되어 있는 반도체 장치의 제조 방법.
제11항에 있어서,

상기 슬릿 또는 상기 구멍의 폭은 상기 열 처리 전에는 적어도 0.1㎛인 반도체 장치의 제조 방법.
제11항에 있어서,

상기 구멍은 가늘고 긴 형상을 갖는 반도체 장치의 제조 방법.