JPH01128570A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01128570A JPH01128570A JP28544187A JP28544187A JPH01128570A JP H01128570 A JPH01128570 A JP H01128570A JP 28544187 A JP28544187 A JP 28544187A JP 28544187 A JP28544187 A JP 28544187A JP H01128570 A JPH01128570 A JP H01128570A
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- gate electrode
- gate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は半導体装置の製造方法に係り、特に5OIS(
Si+1con−On−1nsulator & 5i
licon)タイプのMOSFETの製造方法に関し、
本発明はゲート形成部の信頼性が高い5OISタイプの
MOSFETを製造することを目的とし、 単結晶シリコン基板(1)上にゲート絶縁層(5)を形
成し、パターニングされたレジスト(8)をマスクとし
て該ゲート絶縁層(b)上にゲート電極(6)を形成し
、該ゲート電極(6)をマスクとして不純物イオンを注
入して該単結晶シリコン基板(1)内にソース領域、ド
レイン領域を形成する工程を含んでなる半導体装置の製
造方法において、 前記ゲート電極(6)を形成した移譲ゲート電極(6)
上のパターニングされたレジスト(8)をマスクとして
酸素イオンを前記単結晶シリコン基板(1)の前記ソー
ス領域、ドレイン領域にのみイオン注入して二酸化シリ
コン層を形成することを構成と−する。
Si+1con−On−1nsulator & 5i
licon)タイプのMOSFETの製造方法に関し、
本発明はゲート形成部の信頼性が高い5OISタイプの
MOSFETを製造することを目的とし、 単結晶シリコン基板(1)上にゲート絶縁層(5)を形
成し、パターニングされたレジスト(8)をマスクとし
て該ゲート絶縁層(b)上にゲート電極(6)を形成し
、該ゲート電極(6)をマスクとして不純物イオンを注
入して該単結晶シリコン基板(1)内にソース領域、ド
レイン領域を形成する工程を含んでなる半導体装置の製
造方法において、 前記ゲート電極(6)を形成した移譲ゲート電極(6)
上のパターニングされたレジスト(8)をマスクとして
酸素イオンを前記単結晶シリコン基板(1)の前記ソー
ス領域、ドレイン領域にのみイオン注入して二酸化シリ
コン層を形成することを構成と−する。
本発明は半導体装置の製造方法に係り、特に501S(
Si1icon−On−Insulator & 5i
licon)タイプのMOSFETの製造方法に関する
。
Si1icon−On−Insulator & 5i
licon)タイプのMOSFETの製造方法に関する
。
従来MOSFETにおけるソース領域とドレイン領域が
501(Si1icon−On−Insulating
5ubstrate)構造であり、チャネル部のみが
バルクシリコン上tこあるいわゆる5otsは、第4図
に示される。すなわち、単結晶シリコン(100)基板
l上に約1.1111の厚さにCVD法によりSi02
層2を形成し、該SiO2層に窓3を開けた後、CVD
法により形成された多結晶シリコンをメサ型エッチし次
に窓開けされた該シリコン(100)基板部をシード(
種結晶)としてレーザアニールにより多結晶シリコンを
単結晶に再結晶化する。この再結晶化された単結晶域4
(ソース・ドレイン領域4a 、4bを形成する)の上
部中央Aは5iOJJ2の窓3形成の影響を受けて凹状
となる。この後ゲート絶縁膜(Sing) 5が形成さ
れ、A上方にゲート電極6が形成される。
501(Si1icon−On−Insulating
5ubstrate)構造であり、チャネル部のみが
バルクシリコン上tこあるいわゆる5otsは、第4図
に示される。すなわち、単結晶シリコン(100)基板
l上に約1.1111の厚さにCVD法によりSi02
層2を形成し、該SiO2層に窓3を開けた後、CVD
法により形成された多結晶シリコンをメサ型エッチし次
に窓開けされた該シリコン(100)基板部をシード(
種結晶)としてレーザアニールにより多結晶シリコンを
単結晶に再結晶化する。この再結晶化された単結晶域4
(ソース・ドレイン領域4a 、4bを形成する)の上
部中央Aは5iOJJ2の窓3形成の影響を受けて凹状
となる。この後ゲート絶縁膜(Sing) 5が形成さ
れ、A上方にゲート電極6が形成される。
このようにして得られたSOIタイプのMOSFETは
上記のようにゲート形成部に凹凸が形成され、ゲート部
の信頼性の面で問題があった。第4図ではシード(種結
晶)を存する方式で再結晶化する方法を述べたが選択的
エピタキシャル成長法を用いる場合もゲート形成部に凹
凸部が形成され、信頼性の面で同様の問題があった。
上記のようにゲート形成部に凹凸が形成され、ゲート部
の信頼性の面で問題があった。第4図ではシード(種結
晶)を存する方式で再結晶化する方法を述べたが選択的
エピタキシャル成長法を用いる場合もゲート形成部に凹
凸部が形成され、信頼性の面で同様の問題があった。
本発明はゲート形成部の信頼性が高い5OISタイプの
MOSFETを製造することを目的とする。
MOSFETを製造することを目的とする。
上記問題点は本発明によれば単結晶シリコン基板上にゲ
ート絶縁層を形成し、パターニングされたレジストをマ
スクとして該ゲート絶縁層上にゲート電極を形成し、該
ゲート電極をマスクとして不純物イオンを注入して該単
結晶シリコン内にソース領域、ドレイン領域を形成する
工程を含んでなる半導体装置の製造方法において、前記
ゲート電極を形成した移譲ゲート電極上のパターニング
されたレジストをマスクとして酸素イオンを前記単結晶
シリコン基板の前記ソース領域、ドレイン領域にのみイ
オン注入して二酸化シリコン層を形成することを特徴と
する半導体装置の製造方法によって解決される。
ート絶縁層を形成し、パターニングされたレジストをマ
スクとして該ゲート絶縁層上にゲート電極を形成し、該
ゲート電極をマスクとして不純物イオンを注入して該単
結晶シリコン内にソース領域、ドレイン領域を形成する
工程を含んでなる半導体装置の製造方法において、前記
ゲート電極を形成した移譲ゲート電極上のパターニング
されたレジストをマスクとして酸素イオンを前記単結晶
シリコン基板の前記ソース領域、ドレイン領域にのみイ
オン注入して二酸化シリコン層を形成することを特徴と
する半導体装置の製造方法によって解決される。
以下、本発明の実施例を図面に基づいて説明する。
第1A図から第1C図迄は本発明に係るMOSFETの
製造工程を示す工程断面図である。
製造工程を示す工程断面図である。
第1A図によれば通常の工程により単結晶シリコン基板
(too) 1上でにSiO□等からなるフィールド絶
縁膜7及びゲート絶縁膜5及びレジスト8を用いてパタ
ーニングされた多結晶シリコンからなるゲート電極6が
形成されている。このような状態で第3A図に示したよ
うにO+ (酸素イオン)を用いたイオン注入を、レジ
スト8及びゲート電極をマスクとして200KeV 、
1.5 X 10’ ”/ calの注入条件で行い
、1200℃程度の熱処理温度でアニール処理を施すと
ゲート絶縁膜5から約3.000〜4.000人の深さ
Wの位置にSi01層9が形成され、いわゆるSol構
造が形成される。ゲート電極6の下方のチャネル部には
0+は注入されないので、単結晶シリコン1の結晶性は
バルクのシリコンのままで良好である。この後、通常の
イオン注入、アニール処理によりソース(S)領域4a
ドレイン(D)領域4bがSiO□層9上に形成される
。
(too) 1上でにSiO□等からなるフィールド絶
縁膜7及びゲート絶縁膜5及びレジスト8を用いてパタ
ーニングされた多結晶シリコンからなるゲート電極6が
形成されている。このような状態で第3A図に示したよ
うにO+ (酸素イオン)を用いたイオン注入を、レジ
スト8及びゲート電極をマスクとして200KeV 、
1.5 X 10’ ”/ calの注入条件で行い
、1200℃程度の熱処理温度でアニール処理を施すと
ゲート絶縁膜5から約3.000〜4.000人の深さ
Wの位置にSi01層9が形成され、いわゆるSol構
造が形成される。ゲート電極6の下方のチャネル部には
0+は注入されないので、単結晶シリコン1の結晶性は
バルクのシリコンのままで良好である。この後、通常の
イオン注入、アニール処理によりソース(S)領域4a
ドレイン(D)領域4bがSiO□層9上に形成される
。
更にゲート電極形成部Bの状態は従来技術に示した方法
の場合とは異なり、凹凸が全くなく平坦であり、ゲート
電極の信頼性を低下させない。
の場合とは異なり、凹凸が全くなく平坦であり、ゲート
電極の信頼性を低下させない。
第2図は本方法を使用して形成したオフセット型高耐圧
SOI/MOSの一実施例を示す断面図である。
SOI/MOSの一実施例を示す断面図である。
第2図においてシリコン基板1はp−層であり、ソース
およびドレイン領域にそれぞれn゛層及びn−、n”層
が形成されている。すなわち第2図にはソース、ドレイ
ン領域のみがSol構造なっており、ゲート電極形成部
も平坦となっている。
およびドレイン領域にそれぞれn゛層及びn−、n”層
が形成されている。すなわち第2図にはソース、ドレイ
ン領域のみがSol構造なっており、ゲート電極形成部
も平坦となっている。
図中11はPSG膜、12はアルミニウムである。
このような構造はCMO5を作る場合、ラッチアップフ
リーになり、Sol構造のため高速の可能性を有し、様
々なデバイスに適用できる。特にオフセント部をSOI
構造にすることによって高耐圧MO3に適している。
リーになり、Sol構造のため高速の可能性を有し、様
々なデバイスに適用できる。特にオフセント部をSOI
構造にすることによって高耐圧MO3に適している。
第3A図から第3C図迄はメサ型S OI (7)MO
SFETの製造方法を示す工程断面図である。
SFETの製造方法を示す工程断面図である。
第3Aに示すようにメサ型単結晶シリコン(100)し
レジスト8で8亥沙待畠−4−ト電橘6とゲート髪色縁
膜5、パターニング該レジスト8をマスクとして単結晶
シリコン(100) 1に上記実施例と同様に03をイ
オン注入後1200℃程度のアニールによりSiO□層
9を形成する第3B図。次に通常工程As”を注入しア
ニールによりソース(S)、ドレイン(D)?iJj域
n゛層を形成する(第3C図)。
レジスト8で8亥沙待畠−4−ト電橘6とゲート髪色縁
膜5、パターニング該レジスト8をマスクとして単結晶
シリコン(100) 1に上記実施例と同様に03をイ
オン注入後1200℃程度のアニールによりSiO□層
9を形成する第3B図。次に通常工程As”を注入しア
ニールによりソース(S)、ドレイン(D)?iJj域
n゛層を形成する(第3C図)。
このようにしてメサ型SOIのMOSFETを形成する
ことができる。
ことができる。
以上説明したように本発明によれば、ゲート形成部が凹
凸のない信顛性が高いSolタイプのMOSFETを容
易に形成することができる。
凸のない信顛性が高いSolタイプのMOSFETを容
易に形成することができる。
なお、本発明の素子分離法としてはLOCO3方式にも
またメサ型にも適用できる。
またメサ型にも適用できる。
第1A図と第1B図は本発明に係る第1の実施例を説明
するための工程断面図であり、第2図は上記第1の実施
例を用いたオフセット型高耐圧Sol/MO5の例を示
す断面図であり、第3A図から第3C図は本発明に係る
第2の実施例を説明するための工程断面図であり、第4
図は従来例を説明するための断面図である。 1・・・単結晶シリコン基板、 2・・・Si02層、 3・・・窓、 4・・・単結晶域、4a・
・・ソース領域、 4b・・・ドレイン領域、 5・・・ゲート絶縁膜、
6・・・ゲート電極、 7・・・フィールド絶縁膜、 8・・・レジスト、 9・・・5iOzJi−
。 10・・・メサ型単結晶シリコン基板。
するための工程断面図であり、第2図は上記第1の実施
例を用いたオフセット型高耐圧Sol/MO5の例を示
す断面図であり、第3A図から第3C図は本発明に係る
第2の実施例を説明するための工程断面図であり、第4
図は従来例を説明するための断面図である。 1・・・単結晶シリコン基板、 2・・・Si02層、 3・・・窓、 4・・・単結晶域、4a・
・・ソース領域、 4b・・・ドレイン領域、 5・・・ゲート絶縁膜、
6・・・ゲート電極、 7・・・フィールド絶縁膜、 8・・・レジスト、 9・・・5iOzJi−
。 10・・・メサ型単結晶シリコン基板。
Claims (1)
- 【特許請求の範囲】 1、単結晶シリコン基板(1)上にゲート絶縁層(5)
を形成し、パターニングされたレジスト(8)をマスク
として該ゲート絶縁層(b)上にゲート電極(6)を形
成し、該ゲート電極(6)をマスクとして不純物イオン
を注入して該単結晶シリコン基板(1)内にソース領域
(4a)、ドレイン領域(4b)を形成する工程を含ん
でなる半導体装置の製造方法において、 前記ゲート電極(6)を形成した後、該ゲート電極(6
)上のパターニングされたレジスト(8)をマスクとし
て酸素イオンを前記単結晶シリコン基板(1)の前記ソ
ース領域、ドレイン領域にのみイオン注入して二酸化シ
リコン層を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28544187A JPH01128570A (ja) | 1987-11-13 | 1987-11-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28544187A JPH01128570A (ja) | 1987-11-13 | 1987-11-13 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01128570A true JPH01128570A (ja) | 1989-05-22 |
Family
ID=17691558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28544187A Pending JPH01128570A (ja) | 1987-11-13 | 1987-11-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01128570A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2874454A1 (fr) * | 2004-08-19 | 2006-02-24 | Commissariat Energie Atomique | Element en couches minces et procede de fabrication associe |
-
1987
- 1987-11-13 JP JP28544187A patent/JPH01128570A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2874454A1 (fr) * | 2004-08-19 | 2006-02-24 | Commissariat Energie Atomique | Element en couches minces et procede de fabrication associe |
US7579226B2 (en) | 2004-08-19 | 2009-08-25 | Commissariat A L'energie Atomique | Thin layer element and associated fabrication process |
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