JP3844552B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP3844552B2
JP3844552B2 JP05831797A JP5831797A JP3844552B2 JP 3844552 B2 JP3844552 B2 JP 3844552B2 JP 05831797 A JP05831797 A JP 05831797A JP 5831797 A JP5831797 A JP 5831797A JP 3844552 B2 JP3844552 B2 JP 3844552B2
Authority
JP
Japan
Prior art keywords
film
region
mask
silicon
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP05831797A
Other languages
English (en)
Other versions
JPH10242476A (ja
Inventor
舜平 山崎
久 大谷
英人 大沼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP05831797A priority Critical patent/JP3844552B2/ja
Priority to TW087102405A priority patent/TW430868B/zh
Priority to US09/028,963 priority patent/US6197626B1/en
Priority to KR1019980006049A priority patent/KR100544040B1/ko
Priority to EP98301442A priority patent/EP0862201A3/en
Priority to CN98107732A priority patent/CN1129955C/zh
Publication of JPH10242476A publication Critical patent/JPH10242476A/ja
Priority to US09/749,863 priority patent/US6448118B2/en
Priority to KR1020050086280A priority patent/KR100627598B1/ko
Application granted granted Critical
Publication of JP3844552B2 publication Critical patent/JP3844552B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686Pulsed laser beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02422Non-crystalline insulating materials, e.g. glass, polymers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/127Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66765Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Crystal (AREA)

Description

【0001】
【発明の属する技術分野】
本明細書で開示する発明は、薄膜トランジスタ及びその作製方法に関する。または薄膜トランジスタを用いて構成された回路や装置に関する。
【0002】
【従来の技術】
薄膜半導体を用いた薄膜トランジスタ(以下TFT等)が知られている。これは、基板上に薄膜半導体、特に珪素半導体膜を形成し、この薄膜半導体を用いて構成されるものである。
【0003】
TFTは、各種集積回路に利用されているが、特にアクティブマトリックス型の液晶表示装置に利用されている。
【0004】
アクティブマトリクス型の液晶表示装置は、マトリクス状に配置された画素電極のそれぞれにスイッチング素子としてTFTを配置した構造を有している。
【0005】
また、マトリクス回路以外に周辺駆動回路をもまでTFTで構成したもの(周辺駆動回路一体型と称される)も知られている。
【0006】
TFTの他の用途としては、各種集積回路や多層構造集積回路(立体型IC)を挙げることができる。
【0007】
TFTに利用される珪素膜としては、プラズマCVD法等の気相法で成膜された非晶質珪素膜を用いることが簡便である。この技術は、ほぼ確立されているといってよい。
【0008】
しかしながら、非晶質珪素膜を用いたTFTは、その電気的特性が一般の半導体集積回路に利用される単結晶半導体を用いたものに比較するとはるかに低い。このため、アクティブマトリクス回路のスイッチング素子のような限られた用途にしか用いることができないのが現状である。
【0009】
今後の技術トレンドとして、同一の基板上にアクティブマトリクス回路と周辺駆動回路、さらに画像処理を行うための回路や発振回路等を集積化する構成が求められている。
【0010】
非晶質珪素膜を用いたTFTの特性を向上させるには、非晶質珪素膜ではなく、結晶性珪素膜を用いれば良い。
【0011】
単結晶珪素以外で、結晶性を有する珪素膜は、多結晶珪素、ポリシリコン、微結晶珪素等と称されている。
【0012】
このような結晶性を有する珪素膜を得るためには、まず非晶質珪素膜を形成し、しかる後に加熱(熱アニール)によって結晶化させればよい。この方法は、固体の状態を保ちつつ非晶質状態が結晶状態に変化するので、固相成長法と呼ばれる。
【0013】
しかしながら、珪素の固相成長においては、加熱温度が600℃以上、時間は20時間以上が必要であり、基板として安価なガラス基板を用いることが困難であるという問題がある。
【0014】
例えばアクティブ型の液晶表示装置に用いられるコーニング7059ガラスはガラス歪点が593℃であり、基板の大面積化を考慮した場合、600℃以上の熱アニールを長時間行うことには問題がある。
【0015】
また、結晶化を行わすための加熱処理の時間が20時間以上もかかるというのは、生産性の点で問題がある。
【0016】
このような問題に対して、本発明者らは以下に示すような技術を開発した。これは、非晶質珪素膜の表面にニッケルやパラジウム等のある種の金属元素を微量に堆積させ、しかる後に加熱することで、550℃、4時間程度の処理時間で結晶化を行なえるというものである。(特開平6−244103)
【0017】
もちろん、600℃、4時間のアニールであれば、より結晶性の優れた珪素膜が得られる。
【0018】
この技術によれば、安価なガラス基板上に高い生産性でもって、しかも大面積を有する結晶性珪素膜を得ることができる。
【0019】
上記のような微量な金属元素(結晶化を助長する金属元素)を導入するには、スパッタリング法によって、金属元素もしくはその化合物の被膜を堆積する方法(特開平6−244104)、スピンコーティングのごとき手段によって金属元素もしくはその化合物の被膜を形成する方法(特開平7−130652)、金属元素を含有する気体を熱分解、プラズマ分解等の手段で分解して、被膜を形成する方法(特開平7−335548)等の方法がある。
【0020】
また、金属元素の導入を特定の部分に対して選択的におこない、その後、加熱することにより、金属元素の導入された部分から周囲へ、結晶成長を広げること(ラテラル成長法もしくは横成長法)もできる。このような方法で得られた結晶珪素は、結晶構造に方向性があり、方向性に応じて極めて優れた特性を示す。
【0021】
【発明が解決しようとする課題】
上述したようにある種の金属元素(例えばニッケル)を用いた結晶性珪素膜の作製方法は、非常に優れたものである。しかし、その結晶性珪素膜を用いてTFTを作製した場合、素子特性のばらつき、信頼性に低さ、といった問題があることが判明している。
【0022】
本明細書で開示する発明は、金属元素を利用して得た結晶性珪素膜を用いて、TFTを得る場合において、素子特性にばらつきの少ないTFTを得る技術を提供することを課題とする。
【0023】
【課題を解決するための手段】
【請求項1】
本明細書で開示する発明の一つは、
図1及び図2のその作製工程の一例を示すように、
絶縁表面上に珪素の結晶化を助長する金属元素を用いて結晶性珪素膜107を形成する工程(図1(A)及び(B))と、
前記結晶性珪素膜上にマスク109を形成する工程(図1(C))と、
前記マスクを利用して結晶性珪素膜の特定の領域111、112に前記金属元素をゲッタリングさせる工程(図2(E))と、
前記マスク109(サイドエッチングがされて115となる)を利用して素子の活性層116を形成する工程(図2(H)と、
を有することを特徴とする。
【0024】
他の発明の構成は、
絶縁表面上に珪素の結晶化を助長する金属元素を用いて結晶性珪素膜を形成する工程と、
前記結晶性珪素膜上にマスクを形成する工程と、
前記結晶性珪素膜に対して前記マスクを利用して窒素、燐、砒素、アンチモン、ビスマスから選ばれた元素を選択的にドーピングする工程と、
加熱処理を施し前記金属元素を前記ドーピングがされた領域にゲッタリングさせる工程と、
前記マスクを利用して前記ドーピングがされた領域を除去する工程と、
を有することを特徴とする。
【0025】
上記構成において、ドーパントとして最も効果的なのは燐である。
【0026】
他の発明の構成は、
絶縁表面上に珪素の結晶化を助長する金属元素を用いて結晶性珪素膜を形成する工程と、
前記結晶性珪素膜上にマスクを形成する工程と、
前記結晶性珪素膜に対して前記マスクを利用して窒素、燐、砒素、アンチモン、ビスマスから選ばれた元素を選択的にドーピングする工程と、
加熱処理を施し前記金属元素を前記ドーピングがされた領域にゲッタリングさせる工程と、
前記マスクを利用してゲッタリングがされた領域を利用して素子の活性層を形成する工程と、
を有することを特徴とする。
【0027】
他の発明の構成は、図1及び図2にその具体的な作製工程例を示すように、
絶縁表面上に珪素の結晶化を助長する金属元素を用いて結晶性珪素膜107を形成する工程(図1(A)及び(B))と、
前記結晶性珪素膜107上にマスク109を形成する工程(図1(C))と、前記結晶性珪素膜に対して前記マスク109を利用して窒素、燐、砒素、アンチモン、ビスマスから選ばれた元素(この場合は燐)を選択的にドーピングする工程(図1(D))と、
加熱処理を施し前記金属元素を前記ドーピングがされた領域111、112にゲッタリングさせる工程(図2(E))と、
前記マスク113を利用してゲッタリングがされた領域の前記ドーピングがされた領域に隣接する領域を自己整合的にエッチングする工程(図2(H))と、
を有することを特徴とする。
【0028】
上記の工程は、マスク109を用いて燐のドーピングを行い、さらにマスク109をサイドエッチングしたもの(115で示される)を用いて116で示すパターンを得ることを特徴とする。
【0029】
こうすることにより、113の111、112に隣接する領域を除去することができ、ニッケル元素の影響が116の領域に及んでしまうことを抑制することができる。
【0030】
本明細書で開示する発明においては、珪素の結晶化を助長する金属元素としてNi(ニッケル)を利用することが最も好ましい。
【0031】
また、珪素の結晶化を助長する金属元素としてFe、Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu、Auから選ばれた一種または複数種類のものが利用することができる。
【0032】
また、結晶性珪素膜の代わりにSix Ge1-X (0<x<1)で示される化合物膜を利用することもできる。
【0033】
この場合、出発膜の非晶質珪素膜をSix Ge1-X (0<x<1)で示される化合物膜とすればよい。
【0034】
【実施例】
〔実施例1〕
図1〜図3に本実施例の作製工程を示す。まず図1(A)に示すようにガラス基板101上に下地膜として酸化珪素膜を300nmの厚さにプラズマCVD法またはスパッタ法でもって成膜する。
【0035】
次に非晶質珪素膜103を減圧熱CVD法により50nmの厚さに成膜する。非晶質珪素膜の膜厚は、20〜100nm程度の範囲から選択すればよい。
【0036】
非晶質珪素膜以外には、Six Ge1-x (0<x<1)で示される珪素を含む化合物を利用することができる。
【0037】
さらに図示しない酸化珪素膜をプラズマCVD法により、120nmの厚さに成膜する。そしてこの酸化珪素膜をパターニングすることにより、104で示されるマスクを形成する。
【0038】
このマスクには、105で示されるスリット状の開口が形成されている。この開口105は、図面の手前側から奥行き方向に長手状を有する細長い形状を有している。(図1(A))
【0039】
次にニッケルを10ppm(重量換算)を濃度で含んだニッケル酢酸塩溶液を塗布しスピナーによって余分な溶液を除去する。
【0040】
こうして、図1(A)の106で示すようにニッケル元素が試料の表面に接して保持された状態を得る。
【0041】
図1(A)の状態においては、開口105の領域において、非晶質珪素膜103の表面に選択的にニッケル元素が接して保持された状態なっている。
【0042】
ニッケルの導入方法としては、プラズマCVD法、スパッタ法、ニッケルを含んだ電極からに放電によるプラズマ処理、ガス吸着法、イオン注入法等の方法がある。
【0043】
次にこの試料を600℃の窒素雰囲気中において、4時間加熱処理する。この工程において、開口105が設けられた領域からニッケル元素が非晶質珪素膜中に拡散して行き、そにに従って矢印106で示されるようにして結晶化が進行する。
【0044】
この結晶化は、基板に平行な方向に沿って進行する特異なものとして観察される。(図1(B))
【0045】
こうして、106で示されるような基板に平行な方向への結晶成長が進行した結晶性珪素膜107を得る。
【0046】
上記の結晶化のための加熱条件は、550℃〜700℃程度の範囲から選択すればよい。ニッケル元素を利用した場合、加熱温度を高くする効果はそれ程高くない。
【0047】
結晶化が終了したら、酸化珪素膜でなるマスク104を除去する。次に赤外光を照射することにより、珪素膜に対してアニールを行う。この工程において、結晶化が進行した領域における欠陥が減少し、結晶性が高まる。
【0048】
また、赤外光ではなく、紫外領域のエキシマレーザーを照射するのでもよい。レーザー光の照射は、膜中の非平衡状態を助長し、ニッケル元素を動きやすくする作用がある。勿論、結晶化を助長する作用も有する。
【0049】
次に図示しない酸化珪素膜及び窒化珪素膜をプラズマCVD法でもって成膜する。膜厚はそれぞれ200nmとする。
【0050】
そして図1(C)に示すようにレジストマスク108を形成し、先に成膜した酸化珪素膜と窒化珪素膜とをドライエッチング法によりパターニングする。
【0051】
こうして酸化珪素膜のパターン109と窒化珪素膜のパターン110とが積層された状態を得る。この積層パターンは、107で示される成長が行われた領域上に形成する。(図1(C))
【0052】
次に図1(D)に示すように露呈した珪素膜の表面に燐のドーピングを行う。ここでは、プラズマドーピング法を用いて、燐イオンを111及び112の領域に加速注入する。
【0053】
ここでは、燐イオンを加速注入する方法によりドーピングを行う例を示すが、ドーピングの手法としては他に以下のような方法を採用することができる。
(1)燐を含んだ膜を成膜し、レーザーアニールや加熱処理を行う。
(2)PSG膜にような溶液を塗布することにより、成膜される燐を含んだ膜を成膜し、レーザーアニールや加熱処理を行う。
(3)燐を含んだ雰囲気中でレーザーアニールを行う。
【0054】
次に加熱処理を行う。この加熱処理は、窒素雰囲気中において、600℃、2時間の条件で行う。この加熱処理は、400℃〜基板の歪点の範囲から選択することができる。一般に400℃〜650℃程度の範囲から選択すればよい。
【0055】
この加熱処理において、図2(E)の114で示されるようにニッケル元素が113の領域から111、112の領域に移動する。即ち、113に存在するニッケル元素が111及び112の領域にゲッタリングされる。
【0056】
このような現象が観察されるのは、
(1)111及び112の領域に選択的にドーピングされた燐がニッケルと結びつきやすい。
(2)111及び112の領域はドーピングの際に損傷しており、ニッケルをトラップする欠陥が高密度に形成されている。よって、この領域にニッケル元素が移動し易い。
といった理由による。
【0057】
燐とニッケルは、Ni3 P、Ni52 、Ni2 P、Ni32 、Ni23 、NiP2 、NiP3 で表されるような多様な結合状態を有し、しかもこれらの結合状態は、非常に安定(少なくとも700℃程度以下の温度雰囲気では安定である)である。従って、113領域から111及び112の領域へのニッケルの移動は一方的なものとなる。
【0058】
図2(E)に示す工程を経ることにより、113の領域と111及び112の領域とにおけるニッケル元素の濃度は数倍異なるものとなる。
【0059】
図3に示すのは、本実施例と同様な条件において処理された試料について、燐がドーピングされた領域(図2(E)の111の領域に相当)と、そうでない領域(図2(E)の113の領域に相当)とにおけるニッケル元素の残留濃度をSIMS(2次イオン分析方法)によって計測した結果を示すものである。
【0060】
図3(A)に示す測定曲線は、燐イオンが加速注入された領域におけるニッケル元素の濃度を示すものである。図3(B)に示す測定曲線は、燐イオンが加速注入されなかった領域におけるニッケル元素の濃度を示すものである。
【0061】
なお、燐イオンの注入と、その後の加熱処理を行わない場合、2つの領域において、特に濃度の違いが観察されないことは確かめられている。
【0062】
図2(E)に示す工程が終了したら、図2(F)に示すように窒化珪素膜のパターン110をマスクとして酸化珪素膜のパターン109の対して等方性のエッチングを行う。即ち、酸化珪素膜109をサイドエッチングする。
【0063】
こうして周囲がサイドエッチングされた酸化珪素膜のパターン115を得る。(図2(F))
【0064】
次に窒化珪素膜のパターン110を除去する。(図2(G))
【0065】
次に図2(H)に示すように露呈した珪素膜を酸化珪素膜のパターン115をマスクとして除去する。こうして図1(B)の106で示されるような結晶成長が行われた領域でもって構成される結晶性珪素膜のパターン116を得る。
【0066】
この珪素膜のパターン116は、ニッケルのゲッタリングが行われた領域113を利用して形成されている。この珪素膜のパターン116が後にTFTの活性層となる。
【0067】
このパターン116の形成においては、図2(F)〜(G)に示す工程を採用することにより、111及び112の領域に高濃度で存在するニッケル元素が最終的に残存する116のパターンに回り込むことを抑制している。
【0068】
即ち、図2(F)に工程でサイドエッチングされる酸化珪素膜115のエッチング領域分がマージンとなり、111及び112の領域に存在するニッケル元素が116のパターンに入り込むことが防止される。
【0069】
図2(H)に示す工程が終了したら、次に酸化珪素膜のパターン115を除去する。そして珪素膜のパターン116を覆って酸化珪素膜117を100nmの厚さにプラズマCVD法でもって成膜する。(図2(I))
【0070】
次に図示しないアルミニウム膜を成膜し、さらにレジストマスク119を用いてアルミニウム膜でなるパターン118を形成する。(図2(I))
【0071】
次に陽極酸化法により、多孔質状の陽極酸化膜120(酸化アルミニウム膜)を500nmの厚さに形成する。この際、レジストマスク119が存在する関係で、多孔質状の陽極酸化膜120はパターンの側面に形成される。(図3(J))
【0072】
多孔質状の陽極酸化膜を形成するには、電解溶液として3%の蓚酸を含んだ水溶液を用いる。
【0073】
次にレジストマスク119を除去し、再度の陽極酸化を行う。この工程では、電解溶液として、3%の酒石酸を含んだエチレングリコール溶液をアンモニア水で中和したものを用いる。
【0074】
この工程においては、121で示される緻密な膜質を有する陽極酸化膜は形成される。この緻密な膜質を有する陽極酸化膜の膜厚は80nmとする。
【0075】
この工程においては、電解溶液が多孔質状の陽極酸化膜120の内部に侵入する関係から、アルミニウムパターン122の周囲表面に陽極酸化膜121が形成される。(図3(J))
【0076】
また、残存したアルミニウムパターン122がゲイト電極となる。
【0077】
こうして図3(J)に示す状態を得る。次に露呈した酸化珪素膜117をドライエッチング法によって除去する。
【0078】
この工程を経ることによって、残存した酸化珪素膜123を得る。こうして図3(K)に示す状態を得る。
【0079】
次に多孔質状の陽極酸化膜120を除去する。
【0080】
そして燐のドーピングを行う。ここでは、NTFT(Nチャネル型のTFT)を作製するために燐のドーピングを行う。(図3(L))
【0081】
ここでは、燐のドーピング方法として、プラズマドーピングを用いる。
【0082】
なお、PTFT(Pチャネル型のTFT)を作製するのであれば、ボロンのドーピングを行えばよい。
【0083】
燐のドーピングを行うことで、活性層のパターン116に対して選択的に燐のドーピングがなされる。
【0084】
この工程において、ソーズ領域11、低濃度不純物領域12、チャネル領域13、低濃度不純物領域14、ドレイン領域15が自己整合的に形成される。(図3(L))
【0085】
ここで、12と14の領域が低濃度不純物領域となるのは以下の理由による。(低濃度というのは、ソース及びドレイン領域に比較してチャネル型を決定する不純物の濃度が低いという意味である)
【0086】
12と14の領域上には、酸化珪素膜123が残存している。従って、12と14の領域に加速注入される燐のイオンの一部は酸化珪素膜123でもって遮蔽される。この結果として、11及び15の領域に比較して、12及び14の領域には、より低濃度に燐がドーピングされることになる。
【0087】
また、13の領域はチャネル領域となる。これは、ゲイト電極122及びその周囲の陽極酸化膜121がマスクとなるので、燐のドーピングは行われないからである。
【0088】
なお、イオンの回り込みや電界の拡散を無視した場合、陽極酸化膜121の膜厚の分でもって、チャネル領域に隣接してオフセットゲイト領域(低濃度不純物領域と同様に高抵抗領域として機能する)が形成されることになる。
【0089】
しかし、本実施例では、陽極酸化膜121の膜厚が80nmと薄く、ドーピング時の燐イオンの回り込み等を考慮した場合には、その存在は無視できる。
【0090】
次に層間絶縁膜として酸化珪素膜16をプラズマCVD法でもって成膜し、さらに窒化珪素膜17をプラズマCVD法でもって成膜する。(図3(M))
【0091】
次にポリイミド樹脂膜124を成膜する。樹脂膜を利用した場合、その表面を平坦化することができる。ポリイミド以外には、ポリアミド、ポリイミドアミド、ポリアミド、アクリル、エポキシ等を利用することができる。
【0092】
次にコンタクト用の開口を形成し、ソース電極125及びドレイン電極126を形成する。
【0093】
こうして図3(M)に示す薄膜トランジスタを完成させる。
【0094】
〔実施例2〕
本実施例は、図1〜図3に示す作製工程を改良したものに関する。
【0095】
図5に本実施例の作製工程の一部を示す。
【0096】
まず、ガラス基板501上に図1(A)及び(B)に示す作製工程に従って、少なくとも一部が結晶化した結晶性珪素膜503を得る。ここで、502は下地の酸化珪素膜である。(図5(A))
【0097】
次に図示しない酸化珪素膜を成膜する。そして図5(B)に示すようにレジストマスク504を利用してこの酸化珪素膜をパターニングし、505で示すパターンを得る。(図5(A))
【0098】
さらに燐のイオンをプラズマドーピング法によって加速注入する。こうして図5(B)の506と507で示される領域に燐イオンが加速注入される。また、500の領域には燐イオンが加速注入されない。
【0099】
次に図5(C)に示すようにレジストマスク504を利用して、酸化珪素膜のパターン505の側面を508で示されるようにエッチング(サイドエッチング)する。
【0100】
その後、レジストマスク504を除去する。
【0101】
そして、図5(D)に示すように加熱処理を施す。この加熱処理は、窒素雰囲気中において、600℃、2時間の条件で行う。
【0102】
この工程において、500の領域から506及び507の領域へとニッケル元素が移動する。即ち、500の領域中に含まれるニッケル元素は、506と507の領域へとゲッタリングされる。
【0103】
図5(D)に示す加熱処理の工程が終了したら、図5(E)に示すように酸化珪素膜のパターン509をマスクとして珪素膜をパターニングする。
【0104】
この工程においては、506と507の領域は完全に取り除かれ、さらに500の領域の506と507の領域に隣接する領域(先に(C)の工程でサイドエッチングされた領域に対応する)も除去される。
【0105】
このようにするのは、最終的に素子の活性層として利用する領域にニッケル元素が入り込んでしまうことを抑制するためである。
【0106】
図5(E)に示す状態を得たら、酸化珪素膜のパターン509を除去し、510で示される珪素膜のパターンを得る。そしてこの珪素膜のパターン510を活性層としてTFTを作製する。
【0107】
〔実施例3〕
本実施例は、実施例1に示すような基板に平行な方向への結晶成長とは異なる方法により結晶化を行う場合の例を示す。本実施例においてもニッケルを利用して結晶性珪素膜を得る方法について示す。
【0108】
本実施例で示すのは、実施例1に示すような選択的にニッケル元素を導入することにより、基板に平行な方向への結晶成長を行わせる方法ではなく、非晶質珪素の全面にニッケル元素を導入することにより、全面を一様に結晶化させる方法に関する。
【0109】
図6に本実施例の作製工程を示す。まずガラス基板601上に下地膜として酸化珪素膜602を成膜する。次に非晶質珪素膜603を減圧熱CVD法またはプラズマCVD法でもって成膜する。こうして図6(A)に示す状態を得る。
【0110】
次に非晶質珪素膜の全面にニッケル酢酸塩溶液を塗布する。この際、スピナーを用いて余分は溶液を吹き飛ばす。
【0111】
なお、溶液を塗布する前に非晶質珪素膜の表面に極薄い酸化膜を形成しておくことが望ましい。こうすることにより、珪素膜の表面の濡れ性(親水性)を良くし、溶液が弾かれてしまうことを抑制することができる。酸化膜の形成方法は、酸素雰囲気中でのUV光の照射、オゾン水での処理等により行うことができる。
【0112】
こうして図6(B)の604に示すように、非晶質珪素膜603の表面にニッケル元素が接して保持された状態を得る。
【0113】
次に加熱処理を施すことにより、結晶性珪素膜604を得る。(図6(C))
【0114】
この加熱処理は、窒素雰囲気中において、600℃、4時間の条件で行えばよい。
【0115】
この加熱処理の工程においては、図1に示すような特定の方向への結晶成長ではなく、膜全体が一様に結晶成長した状態が得られる。
【0116】
この作製工程は、図1に示す作製工程に比較して簡便であるという特徴を有する。しかし、TFTを作製した場合には、図1に示す横成長方法を利用したものの方が高い性能を得ることができる。
【0117】
〔実施例4〕
本実施例では、PTFTとNTFTとを同時に作製する工程について示す。また、活性層からのニッケル元素のゲッタリングに加えて、さらにチャネルや低濃度不純物領域からソース及びドレイン領域へのニッケル元素のゲッタリングを重ねて行う構成を示す。
【0118】
図7〜図9に本実施例の作製工程を示す。
【0119】
まず図7(A)に示すように、ガラス基板701上に下地膜702を成膜し、さらに図1や図6に示した方法により、結晶性珪素膜(または一部が結晶化された珪素膜)703を得る。
【0120】
次に図示しない酸化珪素膜と窒化珪素膜とを積層し、それをレジストマスク707、709によってパターニングする。
【0121】
こうして、酸化珪素膜のパターン704と窒化珪素膜のパターン706とでなる積層膜パターンを得る。同様に、酸化珪素膜のパターン705と窒化珪素膜のパターン708とでなる積層膜パターンを得る。
【0122】
こうして図7(A)に示す状態を得る。
【0123】
次にレジストマスク707と708を除去し、図7(B)に示すように燐イオンのドーピングをプラズマドーピング法でもって行う。
【0124】
この工程においては、710、711、712の領域にリンのドーピングが行われる。
【0125】
この後、加熱処理を施すことにより、710、711、712の領域にニッケル元素がゲッタリングされる。
【0126】
次に図7(C)に示すように窒化珪素膜のパターン706を利用して酸化珪素膜のパターン704の側面をサイドエッチングする。こうして、715で示されるようなサイドエッチングがなされた酸化珪素膜のパターン713を得る。
【0127】
また同様にサイドエッチングがなされた酸化珪素膜のパターン714を得る。
【0128】
次に酸化珪素膜のパターン713と714とを用いて、露呈した領域の珪素膜を除去する。(図7(D))
【0129】
ここで得られた珪素膜のパターン716と717とは、710、711、712の領域にニッケル元素がゲッタリングされ、ニッケル元素の濃度が低下させられた領域でもって構成されている。
【0130】
次にゲイト絶縁膜として機能する酸化珪素膜718をプラズマCVD法でもって成膜する。さらにアルミニウム膜を成膜し、それをレジストマスク71、72を用いてパターニングすることにより、アルミニウムパターン719、720を得る。
【0131】
こうして図7(E)に示す状態を得る。
【0132】
次に図8(F)に示すように、陽極酸化法により多孔質状の陽極酸化膜721、724を成膜する。
【0133】
次にレジストマスク71、72を除去し、緻密な膜質を有する陽極酸化膜723、726を成膜する。この状態でゲイト電極722、725が画定する。
【0134】
図8(F)に示す状態を得た後、図8(G)に示すように燐のドーピングを行う。このドーピングは、被ドーピング領域に再度のゲッタリングをさせるために行う。
【0135】
この後、400℃、1時間の加熱処理を行う。この工程において、731の領域に残留するニッケル元素は、727と728の領域にゲッタリングされる。また、732の領域に残留するニッケル元素は、729と730の領域にゲッタリングされる。
【0136】
こうして731と732の領域は再度徹底的にゲッタリングが行われる。即ち、731と732の領域からのニッケル元素の除去が徹底的に行われる。(図8(H))
【0137】
なお、この加熱処理工程は、ゲイト電極が耐える条件(主に温度の上限)で行うことが重要となる。
【0138】
ゲイト電極として、珪素やシリサイドを利用した場合は、ガラス基板が耐える温度でこの処理を行えばよい。この場合、さらに高いゲッタリング効果を得ることができる。
【0139】
727、728、729、730の領域は、最終的にソース及びドレインとなる領域であり、多少ニッケル元素の濃度が高くてもTFTの動作にはさほど影響しない。
【0140】
それに対し、731や732の領域は、チャネルや低濃度不純物領域が形成される領域でニッケル元素の存在に対して敏感である。
【0141】
即ち、チャネル領域は、ゲイト電極から印加される電界により、キャリア密度が変化する領域であり、トラップとなる金属元素が存在することは、その動作に悪影響を与える。
【0142】
また、低濃度不純物領域、特にドレイン側の低濃度不純物領域は、チャネル領域とドレイン領域との間に加わる高電界を緩和させる機能を有するもので、比較的強い電界が加わる。
【0143】
半導体中のニッケル元素は、キャリアのトラップ準位として機能する。
【0144】
また、比較的高電界が加わる領域にトラップ準位が存在していると、この準位を介してのキャリアに移動や、半導体特性の変化が生じる。
よって、上記低濃度不純物領域にニッケル元素が残留していることは、リーク電流の発生や耐圧の低下といった問題を招く要因となる。
【0145】
図8(H)に示す加熱によるゲッタリングの工程が終了したら、露呈した酸化珪素膜718をエッチングする。(図8(I))
【0146】
この状態で、733、734で示される残存した酸化珪素膜を得る。
【0147】
さらに多孔質状の陽極酸化膜721、724を除去する。(図8(I))
【0148】
図8(I)に示す状態において、再度燐のドーピングを行う。
【0149】
この工程においては、735の領域に高濃度にドーピングが行われ、736の領域に低濃度にドーピングが行われ、737の領域にドーピングが行われず、738の領域には低濃度にドーピングが行われ、739の領域に高濃度にドーピングが行われる。
【0150】
また、同時にNTFTのドレイン領域740、低濃度不純物領域741、チャネル領域742、低濃度不純物領域743、ソース領域744が自己整合的に形成される。
【0151】
次にNTFTの上部にレジストマスク745を形成し、今度はボロンのドーピングをプラズマドーピング法でもって行う。
【0152】
このドーピングを行うことで、先に燐がドーピングされた領域は、導電型が反転し、P型となる。
【0153】
こうして、図8(J)に示すようにPTFTのソース領域745、低濃度不純物領域746、チャネル領域747、低濃度不純物領域748、ドレイン領域749が自己整合的に形成される。
【0154】
次に図9(K)に示すように層間絶縁膜として、酸化珪素膜750、窒化珪素膜751、樹脂膜752を成膜する。
【0155】
次にコンタクトホールの形成を行い、PTFTのソース電極753、ドレイン電極754を形成する。また、NTFTのソース電極756、ドレイン電極755を形成する。
【0156】
こうして図9(M)に示すようにNTFTとPTFTとを同一基板上に同一工程で作製することができる。
【0157】
本実施例においては、TFTを構成する活性層からのニッケルのゲッタリング(図7(C)の工程)と、さらにチャネル領域と低濃度不純物領域からのニッケルのゲッタリング(図8(H)の工程)とが行われ、ニッケル元素がTFTの素子の特性に影響を与えることを徹底的に排除している。
【0158】
このようにすることにより、高い特性と高い信頼性とを有した素子を得ることができる。このことは、集積回路を構成する上で重要なものとなる。
【0159】
〔実施例5〕
本実施例は、図1に示すような作製工程とは異なる方法により、結晶性珪素膜を得る構成に関する。
【0160】
本実施例に示す構成は、本出願人により既に出願されている特願平8−335152号に記載された技術を利用したものである。
【0161】
作製工程の概略を図1を用いて説明する。ここでは、基板101として、ガラス基板の代わりに石英基板を利用する。これは、後に900℃以上というようなガラス基板では耐えられない高温での加熱処理が必要になるからである。
【0162】
まず石英基板101上に下地膜として酸化珪素膜102を成膜する。なお、石英基板は平坦性の良好なものが入手できるので、その場合には、この下地膜は成膜しなくてもよい。
【0163】
次に非晶質珪素膜を減圧熱CVD法で50nmの厚さに成膜する。さらに酸化珪素膜でなるマスク104を形成する。(図1(A))
【0164】
そしてニッケル酢酸塩溶液を塗布し、ニッケル元素を表面に接して保持させた状態を得る。(図1(A))
【0165】
そして、窒素雰囲気中において、600℃、4時間の加熱処理を施し、図1(B)に示すような結晶化を行わせる。
【0166】
次にマスク104を除去し、再度の加熱処理を行う。この加熱処理は、HClを3体積%含有させた酸素雰囲気中において、950℃の温度で30分行う。この工程の結果、30nmの厚さに熱酸化膜が形成され、珪素膜の膜厚は50nmから35nmに減少する。
【0167】
この工程が本実施例の特徴である。この工程においては、雰囲気中に塩化ニッケルの形でニッケル元素が膜の全体から除去される。
【0168】
また、熱酸化膜の形成に膜中の格子間珪素原子や不安定な結合の珪素原子が消費されることに従い、膜の結晶性が飛躍的に向上する。即ち、膜中の欠陥密度が劇的に減少する。
【0169】
上記の熱処理の終了後、形成された熱酸化膜を除去する。その後は、図1(C)以下の工程に従って、TFTを作製すればよい。
【0170】
本実施例においては、熱酸化膜の形成工程の効果が少なくとも900℃以上でないと効果が得られないので、基板として石英基板を利用する必要がある。しかし、非常に特性の高い素子を得ることができる。
【0171】
本実施例では、熱酸化膜の形成工程を施すことによる効果と、後の実施例1に示すようなニッケルのゲッタリング効果との相乗効果により、さらに素子特性が安定したものを得ることができる。
【0172】
本実施例に示す作製工程は、図6に示す作製工程に利用することもできる。
【0173】
〔実施例6〕
本実施例は、ボトムゲイト型(この場合は逆スタガー型)のTFTを作製する場合の例を示す。
【0174】
まず図10(A)に示すようにガラス基板1001上に下地膜として酸化珪素膜1002を成膜する。そして、シリサイド材料を用いてゲイト電極1003を形成する。
【0175】
さらにゲイト電極を覆って、ゲイト絶縁膜として機能する酸化珪素膜1000を成膜する。
【0176】
次に図1や図6に示すような方法により結晶性珪素膜1004を得る。こうして図10(A)に示す状態を得る。
【0177】
次にレジストマスク1007を利用して、酸化珪素膜のパターン1005と窒化珪素膜のパターン1006を得る。(図10(B))
【0178】
そして燐のドーピングを行う。この結果、1008と1009の領域に燐のイオンが加速注入される。また、1010の領域には燐のイオンが注入されない。
【0179】
次に図10(C)に示すように加熱処理を施す。この工程において、1010の領域に存在するニッケル元素が1008、1009の領域にゲッタリングされる。
【0180】
次に窒化珪素膜のパターン1006を利用して酸化珪素膜のパターン1005をサイドエッチングし、1011のパターンを形成する。(図10(D))
【0181】
次に窒化珪素膜1006を除去し、さらに酸化珪素膜のパターン1011を利用して、珪素膜の1010の領域をパターニングする。こうして、図11(E)に示すように結晶性珪素膜でなる1012のパターンを得る。
【0182】
次に図11(F)に示すように窒化珪素膜でなるマスク1013を配置し、燐のドーピングをプラズマドーピング法でもって行う。
【0183】
ドーピングの終了後にレーザー光の照射を行い、ドーパントの活性化と被ドーピング領域にアニールとを行う。
【0184】
この工程において、ソース領域1014、チャネル領域1015、ドレイン領域1016が形成される。
【0185】
次に図11(G)に示すように酸化珪素膜1017、樹脂膜1018を成膜する。
【0186】
そして、コンタクトホールの形成を行い、ソース電極1019、ドレイン電極1020を形成する。こうして、ボトムゲイト型のTFTが得られる。
【0187】
〔実施例7〕
本実施例は、図7〜図9に示すTFTの作製工程において、ゲイト電極としてドープドシリコンまたはシリサイドを用いた場合の例である。
【0188】
この場合、図8(C)に示す工程において、600℃というような温度を加えることができるので、ゲッタリング効果をさらに高めることができる。
【0189】
〔実施例8〕
本実施例では、本明細書で開示する発明を利用した装置の概略を示す。図12に各装置の概要を示す。
【0190】
図12(A)に示すのは、携帯型の情報処理端末であり、電話回線を利用した通信機能を有している。
【0191】
この電子装置は、薄膜トランジスタを利用した集積化回路2006を本体2001の内部に備えている。そして、アクティブマトリクス型の液晶ディスプレイ2005、画像を取り込むカメラ部2002、さらに操作スイッチ2004を備えている。
【0192】
図12(B)に示すのは、ヘッドマウントディスプレイと呼ばれる電子装置である。この装置は、バンド2103によって頭に本体21201を装着して、疑似的に目の前に画像を表示する機能を有している。画像は、左右の目に対応した液晶表示装置2102によって作成される。
【0193】
このような電子装置は、小型軽量なものとするために薄膜トランジスタを利用した回路が利用される。
【0194】
図12(C)に示すのは、人工衛星からの信号を基に地図情報や各種情報を表示する機能を有している。アンテナ2204で捉えた衛星からの情報は、本体2201内部に備えた電子回路で処理され、液晶表示装置2202に必要な情報が表示される。
【0195】
装置の操作は、操作スイッチ2203によって行われる。このような装置においても全体の構成を小型化するために薄膜トランジスタを利用した回路が利用される。
【0196】
図12(D)に示すのは、携帯電話である。この電子装置は、本体2301にアンテナ2306、音声出力部2302、液晶表示装置2304、操作スイッチ2305、音声入力部2303を備えている。
【0197】
図12(E)に示す電子装置は、ビデオカメラと称される携帯型の撮像装置である。この電子装置は、本体2401に開閉部材に取り付けられた液晶ディスプレイ2402、開閉部材に取り付けられた操作スイッチ2404を備えている。
【0198】
さらにまた、本体2401には、画像の受像部2406、集積化回路2407、音声入力部2403、操作スイッチ2404、バッテリー2405が備えられている。
【0199】
図12(F)に示す電子装置は、投射型の液晶表示装置である。この装置は、本体2501に光源2502、液晶表示装置2503、光学系2504備え、スクリンー2505に画像を投影する機能を有している。
【0200】
また、以上示した電子装置における液晶表示装置としては、透過型または反射型のいずれでも利用することができる。表示特性の面では透過型が有利であり、低消費電力や小型軽量化を追求する場合には、反射型が有利である。
【0201】
また、表示装置として、アクティブマトリクス型のELディスプレイやプラズマディスプレイ等のフラットパネルディスプレイを利用することができる。
【0202】
〔実施例9〕
本実施例は、金属元素を利用して得られた結晶性珪素膜を用いて、当該金属元素がゲッタリングされた(除去された)パターンを得る別な工程について示す。
【0203】
図13に本実施例の作製工程を示す。まず図13(A)に示すようにガラス基板1301上に下地膜1302を成膜し、さらにニッケル元素を利用して結晶性珪素膜1303を形成する。
【0204】
次に酸化珪素膜1302でなるマスクを形成する。そして、燐のドーピングを行う。この工程で1303、1305の領域に燐のドーピングが行われる。また、1304の領域にはドーピングがされない。(図13(B))
【0205】
図13(B)に状態で加熱処理を行い、1304の領域に存在するニッケル元素を1303、1305の領域にゲッタリングさせる。
【0206】
次に酸化珪素膜でなるマスク1302を利用して1303、1305の領域を除去する。(図13(C))
【0207】
次に酸化珪素膜でなるマスク1302を利用して1306の領域をサイドエッチングする。こうして結晶性珪素膜でなる1307で示されるパターンを得る。(図13(D))
【0208】
次に酸化珪素膜でなるマスク1302を除去し、図13(E)に示す状態を得る。この後は、結晶性珪素膜でなるパターン1307を利用してTFTを作製する。
【0209】
〔実施例10〕
本実施例では、図2に示す工程において、酸化珪素膜のパターン109のサイドエッチングを行う前に当該パターンを利用して、111、112の領域を除去し、その後にパターン109のサイドエッチングを行い、さらに露呈した113の領域の周辺部をエッチングする。
【0210】
こうすると、工程は煩雑になるが、111と112の領域をエッチングする際に飛び散るニッケルが最終的に残存する116の領域に入り込むことを徹底的に抑制することができる。
【0211】
【発明の効果】
本明細書で開示する発明を利用することにより、金属元素を利用して得た結晶性珪素膜を用いて、TFTを得る場合において、素子特性にばらつきの少ないTFTを得る技術を提供することができる。
【図面の簡単な説明】
【図1】 TFTの作製工程を示す図。
【図2】 TFTの作製工程を示す図。
【図3】 TFTの作製工程を示す図。
【図4】 燐がドーピングされた領域とそうでない領域におけるニッケル元素の濃度を示す図。
【図5】 TFTの作製工程を示す図。
【図6】 結晶性珪素膜を得る工程を示す図。
【図7】 PTFTとNTFTとを同一基板上に作製する工程を示す図。
【図8】 PTFTとNTFTとを同一基板上に作製する工程を示す図。
【図9】 PTFTとNTFTとを同一基板上に作製する工程を示す図。
【図10】ボトムゲイト型のTFTの作製工程を示す図。
【図11】ボトムゲイト型のTFTの作製工程を示す図。
【図12】発明を利用した装置の概略の構成を示す。
【図13】TFTの作製工程の一部を示す図。
【符号の説明】
101 ガラス基板(または石英基板)
102 下地膜(酸化珪素膜)
103 非晶質珪素膜
104 酸化珪素膜でなるマスク
105 スリット状の開口
106 接して保持されたニッケル元素
107 結晶性珪素膜
108 レジストマスク
109 酸化珪素膜のパターン
110 窒化珪素膜のパターン
111、112 燐ドープがされた領域
113 ニッケルのゲッタリングがされる領域
114 ニッケルの移動方向
115 サイドエッチングがされた後の酸化珪素膜パターン
116 パターニングされた珪素膜
117 ゲイト絶縁膜(酸化珪素膜)
118 アルミニウムパターン
119 レジストマスク
120 多孔質状の陽極酸化膜
121 緻密な膜質を有する陽極酸化膜
122 ゲイト電極
123 残存したゲイト電極(酸化珪素膜)
11 ソース電極
12 低濃度不純物領域
13 チャネル領域
14 低濃度不純物領域
15 ドレイン領域
16 酸化珪素膜
17 窒化珪素膜
124 ポリイミド樹脂膜
125 ソース電極
126 ドレイン電極

Claims (8)

  1. 半導体膜の結晶化を助長する金属元素を用いて結晶性半導体膜を形成し、
    前記結晶性半導体膜上にマスクを形成し、
    前記結晶性半導体膜に対して前記マスクを利用して窒素、燐、砒素、アンチモン、ビスマスから選ばれた元素を選択的にドーピングし、
    加熱処理を施し、前記金属元素を前記ドーピングされた領域にゲッタリングし、
    前記マスクを利用して前記ドーピングされた領域を除去し、
    前記マスクを利用して、前記ドーピングされた領域が除去された結晶性半導体膜をサイドエッチングする
    ことを特徴とする半導体装置の作製方法。
  2. 半導体膜の結晶化を助長する金属元素を用いて結晶性半導体膜を形成し、
    前記結晶性半導体膜上にマスクを形成し、
    前記結晶性半導体膜に対して前記マスクを利用して窒素、燐、砒素、アンチモン、ビスマスから選ばれた元素を選択的にドーピングし、
    加熱処理を施し、前記金属元素を前記ドーピングされた領域にゲッタリングして前記金属元素が低下された領域を形成し、
    前記マスクを利用して前記ドーピングされた領域を除去し、
    前記マスクを利用して、前記ドーピングされた領域が除去された結晶性半導体膜の前記金属元素が低下された領域をサイドエッチングする
    ことを特徴とする半導体装置の作製方法。
  3. 請求項1または請求項2において、
    前記結晶性半導体膜の、前記マスクを利用して除去されなかった領域に素子の活性層を形成することを特徴とする半導体装置の作製方法。
  4. 請求項1乃至請求項3のいずれか一項において、
    前記半導体膜の結晶化を助長する金属元素として、Fe、Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu、Auから選ばれた一種または複数種類のものを用いることを特徴とする半導体装置の作製方法。
  5. 請求項1乃至請求項のいずれか一項において、
    前記半導体膜の結晶化を助長する金属元素として、Niを用いることを特徴とする半導体装置の作製方法。
  6. 請求項1乃至請求項5のいずれか一項において、
    前記半導体膜は珪素膜であることを特徴とする半導体装置の作製方法。
  7. 請求項1乃至請求項のいずれか一項において、
    前記半導体膜は、SiGe1−X(0<X<1)で示される化合物膜であることを特徴とする半導体装置の作製方法。
  8. 請求項1乃至請求項7のいずれか一項において、
    前記ドーピングされる元素として燐が選択されることを特徴とする半導体装置の作製方法。
JP05831797A 1997-02-26 1997-02-26 半導体装置の作製方法 Expired - Fee Related JP3844552B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP05831797A JP3844552B2 (ja) 1997-02-26 1997-02-26 半導体装置の作製方法
TW087102405A TW430868B (en) 1997-02-26 1998-02-20 Method for fabricating semiconductor device
US09/028,963 US6197626B1 (en) 1997-02-26 1998-02-23 Method for fabricating semiconductor device
EP98301442A EP0862201A3 (en) 1997-02-26 1998-02-26 Method of manufacturing a thin film transistor
KR1019980006049A KR100544040B1 (ko) 1997-02-26 1998-02-26 반도체장치제조방법
CN98107732A CN1129955C (zh) 1997-02-26 1998-02-26 半导体器件的制造方法
US09/749,863 US6448118B2 (en) 1997-02-26 2000-12-26 Semiconductor film manufacturing with selective introduction of crystallization promoting material
KR1020050086280A KR100627598B1 (ko) 1997-02-26 2005-09-15 반도체 장치 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP05831797A JP3844552B2 (ja) 1997-02-26 1997-02-26 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006122322A Division JP4409529B2 (ja) 2006-04-26 2006-04-26 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JPH10242476A JPH10242476A (ja) 1998-09-11
JP3844552B2 true JP3844552B2 (ja) 2006-11-15

Family

ID=13080900

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05831797A Expired - Fee Related JP3844552B2 (ja) 1997-02-26 1997-02-26 半導体装置の作製方法

Country Status (6)

Country Link
US (2) US6197626B1 (ja)
EP (1) EP0862201A3 (ja)
JP (1) JP3844552B2 (ja)
KR (2) KR100544040B1 (ja)
CN (1) CN1129955C (ja)
TW (1) TW430868B (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7075002B1 (en) * 1995-03-27 2006-07-11 Semiconductor Energy Laboratory Company, Ltd. Thin-film photoelectric conversion device and a method of manufacturing the same
US6331457B1 (en) * 1997-01-24 2001-12-18 Semiconductor Energy Laboratory., Ltd. Co. Method for manufacturing a semiconductor thin film
TW379360B (en) * 1997-03-03 2000-01-11 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3844566B2 (ja) 1997-07-30 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6821710B1 (en) 1998-02-11 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2000039628A (ja) * 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
US6656779B1 (en) * 1998-10-06 2003-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor apparatus having semiconductor circuits made of semiconductor devices, and method of manufacture thereof
FR2787634B1 (fr) * 1998-12-18 2003-09-12 Thomson Csf Procede de realisation de transistors cmos et dispositifs associes
JP3414662B2 (ja) 1999-01-19 2003-06-09 株式会社半導体エネルギー研究所 Sramセル及びその製造方法
JP2001135573A (ja) * 1999-11-02 2001-05-18 Sharp Corp 半導体装置の製造方法およびその半導体装置
JP2001319878A (ja) 2000-05-11 2001-11-16 Sharp Corp 半導体製造方法
KR20020076625A (ko) * 2001-03-29 2002-10-11 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법
JP3961240B2 (ja) * 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7351300B2 (en) 2001-08-22 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method of manufacturing semiconductor device
TW497151B (en) * 2001-09-21 2002-08-01 Mosel Vitelic Inc Method for producing semiconductor with increased threshold voltage uniformity of transistor
KR100796758B1 (ko) 2001-11-14 2008-01-22 삼성전자주식회사 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
JP2003163221A (ja) 2001-11-28 2003-06-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100418217B1 (ko) * 2001-12-27 2004-02-14 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터 제조방법
KR100470021B1 (ko) * 2001-12-28 2005-02-04 엘지.필립스 엘시디 주식회사 실리콘 결정화 방법과 박막트랜지스터 제조방법
JP3961310B2 (ja) * 2002-02-21 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100488959B1 (ko) * 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
JP3873012B2 (ja) * 2002-07-29 2007-01-24 株式会社東芝 半導体装置の製造方法
US7064021B2 (en) * 2003-07-02 2006-06-20 Au Optronics Corp. Method for fomring a self-aligned LTPS TFT
US7282738B2 (en) 2003-07-18 2007-10-16 Corning Incorporated Fabrication of crystalline materials over substrates
US7071022B2 (en) * 2003-07-18 2006-07-04 Corning Incorporated Silicon crystallization using self-assembled monolayers
US7066640B2 (en) * 2003-08-26 2006-06-27 Homeland Housewares, Llc Blender and mugs
US7416928B2 (en) * 2004-09-08 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7365410B2 (en) * 2004-10-29 2008-04-29 Freescale, Semiconductor, Inc. Semiconductor structure having a metallic buffer layer and method for forming
CN101151710A (zh) * 2005-03-28 2008-03-26 松下电器产业株式会社 等离子体掺杂方法及用于其的设备
KR100770269B1 (ko) 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
TW200824003A (en) * 2006-11-17 2008-06-01 Chunghwa Picture Tubes Ltd Semiconductor device and manufacturing method thereof
KR20080065460A (ko) * 2007-01-09 2008-07-14 엘지전자 주식회사 수평 금속 유도 결정화를 이용한 저온 다결정 실리콘광기전력 변환소자의 제조방법
KR100848341B1 (ko) * 2007-06-13 2008-07-25 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101030027B1 (ko) * 2008-12-18 2011-04-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
KR101072543B1 (ko) * 2009-04-28 2011-10-11 현대중공업 주식회사 태양 전지의 제조 방법
CN101834224B (zh) * 2010-03-26 2011-06-15 浙江大学 一种用于太阳电池制造的硅片快速热处理磷扩散吸杂工艺
KR101809661B1 (ko) 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT380974B (de) 1982-04-06 1986-08-11 Shell Austria Verfahren zum gettern von halbleiterbauelementen
JPH05109737A (ja) 1991-10-18 1993-04-30 Casio Comput Co Ltd 薄膜トランジスタの製造方法
US5244819A (en) 1991-10-22 1993-09-14 Honeywell Inc. Method to getter contamination in semiconductor devices
JPH05206146A (ja) 1992-01-24 1993-08-13 Toshiba Corp 半導体装置の製造方法
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
JPH06244103A (ja) 1993-02-15 1994-09-02 Semiconductor Energy Lab Co Ltd 半導体の製造方法
JP3562588B2 (ja) * 1993-02-15 2004-09-08 株式会社半導体エネルギー研究所 半導体装置の製造方法
US5639698A (en) 1993-02-15 1997-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
JP3662263B2 (ja) * 1993-02-15 2005-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5275851A (en) 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
JP3114909B2 (ja) 1993-03-04 2000-12-04 富士電機株式会社 プログラマブルコントローラの演算エラー処理方法
JP3107941B2 (ja) 1993-03-05 2000-11-13 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法
US5501989A (en) 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
JP3190483B2 (ja) 1993-05-21 2001-07-23 株式会社半導体エネルギー研究所 半導体装置作製方法
JP3190482B2 (ja) 1993-05-21 2001-07-23 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2639629B2 (ja) * 1993-06-24 1997-08-13 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW369686B (en) 1993-07-27 1999-09-11 Semiconductor Energy Lab Corp Semiconductor device and process for fabricating the same
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
JP3844526B2 (ja) 1994-04-13 2006-11-15 株式会社半導体エネルギー研究所 結晶性珪素膜作製方法
KR100279217B1 (ko) 1994-04-13 2001-02-01 야마자끼 순페이 반도체 장치 형성 방법, 결정성 반도체 막 형성 방법, 박막 트랜지스터 형성 방법 및 반도체 장치 제조 방법
JP3621151B2 (ja) * 1994-06-02 2005-02-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07335906A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
TW273639B (en) * 1994-07-01 1996-04-01 Handotai Energy Kenkyusho Kk Method for producing semiconductor device
JP3963961B2 (ja) * 1994-08-31 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5789284A (en) 1994-09-29 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor thin film
US5915174A (en) 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
JP3522381B2 (ja) * 1995-03-01 2004-04-26 株式会社半導体エネルギー研究所 薄膜半導体デバイス及び薄膜半導体デバイスの作製方法
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
TW355845B (en) 1995-03-27 1999-04-11 Semiconductor Energy Lab Co Ltd Semiconductor device and a method of manufacturing the same
JP4056571B2 (ja) 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3295679B2 (ja) * 1995-08-04 2002-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW319912B (ja) 1995-12-15 1997-11-11 Handotai Energy Kenkyusho Kk
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985740A (en) 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
TW322591B (ja) * 1996-02-09 1997-12-11 Handotai Energy Kenkyusho Kk
JPH10135137A (ja) 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 結晶性半導体作製方法

Also Published As

Publication number Publication date
TW430868B (en) 2001-04-21
US6197626B1 (en) 2001-03-06
KR100627598B1 (ko) 2006-09-25
CN1129955C (zh) 2003-12-03
KR20060086811A (ko) 2006-08-01
US20010016376A1 (en) 2001-08-23
EP0862201A2 (en) 1998-09-02
CN1195879A (zh) 1998-10-14
EP0862201A3 (en) 1999-10-13
US6448118B2 (en) 2002-09-10
KR100544040B1 (ko) 2006-05-30
JPH10242476A (ja) 1998-09-11
KR19980071715A (ko) 1998-10-26

Similar Documents

Publication Publication Date Title
JP3844552B2 (ja) 半導体装置の作製方法
JP3942683B2 (ja) 半導体装置作製方法
JP3830623B2 (ja) 結晶性半導体膜の作製方法
JP3645379B2 (ja) 半導体装置の作製方法
KR100483819B1 (ko) 반도체장치제작방법
JP3645378B2 (ja) 半導体装置の作製方法
JP3645380B2 (ja) 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3754184B2 (ja) 薄膜トランジスタを備えたフラットパネルディスプレイの作製方法
US20030138996A1 (en) Semiconductor device and method of fabricating the same
US20050230755A1 (en) Semiconductor thin film and its manufacturing method and semiconductor device and it's manufacturing method
KR19980087561A (ko) 박막 트랜지스터 및 박막 트랜지스터를 사용한 반도체 장치
JP4242461B2 (ja) 半導体装置の作製方法
US6756608B2 (en) Semiconductor device and method of manufacturing the same
JP4409529B2 (ja) 半導体装置の作製方法
JP3645381B2 (ja) 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、カーナビゲーション、携帯電話、ビデオカメラ、投写型表示装置
JP4190600B2 (ja) 半導体装置の作製方法
JP3857289B2 (ja) 結晶性珪素膜の作製方法
JP3819249B2 (ja) 薄膜トランジスタの作製方法
JP3696710B2 (ja) 半導体装置の作製方法
JP4141653B2 (ja) 半導体装置の作製方法及び集積回路の作製方法
JP4317105B2 (ja) 半導体装置の作製方法
JP3830769B2 (ja) 結晶性半導体膜の作製方法
JP3998899B2 (ja) 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
JPH1168111A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040220

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060126

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060428

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060720

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060815

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060816

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090825

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090825

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100825

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100825

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110825

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110825

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120825

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120825

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130825

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees