KR100483819B1 - 반도체장치제작방법 - Google Patents

반도체장치제작방법 Download PDF

Info

Publication number
KR100483819B1
KR100483819B1 KR10-1998-0028297A KR19980028297A KR100483819B1 KR 100483819 B1 KR100483819 B1 KR 100483819B1 KR 19980028297 A KR19980028297 A KR 19980028297A KR 100483819 B1 KR100483819 B1 KR 100483819B1
Authority
KR
South Korea
Prior art keywords
film
silicon
group
semiconductor
metal
Prior art date
Application number
KR10-1998-0028297A
Other languages
English (en)
Other versions
KR19990013835A (ko
Inventor
세츠오 나카지마
히사시 오타니
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR19990013835A publication Critical patent/KR19990013835A/ko
Application granted granted Critical
Publication of KR100483819B1 publication Critical patent/KR100483819B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate

Abstract

니켈의 도움으로 결정화된 규소막을 사용하여 TFT를 제작하는 방법이 개시되어 있다. 니켈은 결정화된 규소막으로부터 제거된다. 이 방법은 니켈을 비정질 규소막의 표면에 접하여 유지시킨 상태에서 시작된다. 그 다음, 가열처리를 행하여 결정성 규소막을 형성한다. 이때, 니켈이 결정화를 크게 촉진시키고, 니켈은 막 내로 확산된다. 마스크를 형성하고, 인이 고농도로 도핑된 규소막을 형성한다. 그 후, 가열처리를 행하여 결정성 규소막으로부터 인이 고농도로 도핑된 규소막으로 니켈을 이동시킨다. 이것은 결정성 규소막 내의 니켈의 농도를 감소시킨다.

Description

반도체장치 제작방법{Method of fabricating semiconductor device}
본 발명은 결정성 규소막을 사용한 박막트랜지스터의 제작방법에 관한 것이다.
규소 박막을 활성층에 이용한 박막트랜지스터(TFT)가 알려져 있다. 이 TFT는 주로 액티브 매트릭스형 액정 표시장치에서 실용화되고 있다.
현재 실용화되어 있는 TFT는 비정질 규소막을 사용한 비정질 규소 TFT(a-Si TFT)와 통상의 IC 기술을 이용하여 제작되는 고온 p-Si TFT로 분류된다.
고온 p-Si는 900℃ 이상의 고온에서의 가열처리를 이용하여 결정성 규소막을 얻는 기술을 이용하여 얻어진다. 높은 특성이 요구되는 경우, 결정성 규소막을 사용하는 것이 바람직하다. 그러나, 고온 p-Si 막을 제조하는데 필요한 가열처리 온도에서는, 유리 기판을 사용하는 것이 불가능하다.
TFT는 주로 LCD에 사용되고, 유리 기판의 사용을 필요로 한다. 이 요구를 만족시키기 위한 수단으로서, 유리 기판이 견딜 수 있는 낮은 온도에서 행해지는 공정에 의해 결정성 규소막을 제조하는 기술이 연구되고 있다. 이 공정은 고온 p-Si 막을 제조하는 고온 공정에 대응시켜 저온 공정이라 불리고 있다. 그러한 저온 공정에 의해 제조된 결정성 규소막을 저온 p-Si 막이라 부르고, 저온 p-Si 막을 사용한 TFT를 저온 p-Si TFT라 부른다.
저온 p-Si 막을 제조하는 기술은 레이저 조사를 이용한 방법과 가열을 이용한 방법으로 대략 분류될 수 있다. 레이저 조사를 이용한 방법은 레이저광이 비정질 규소막의 표면 부근에서 직접 흡수되기 때문에 유리 기판에 열적 손상을 거의 주지 않는 특징이 있다. 그러나, 사용되는 레이저의 안정성에 문제가 있다. 또한, 이 방법은 대면적의 막에 만족스럽게 대처할 수 없다.
한편, 가열을 이용한 방법에서는, 유리 기판이 견딜 수 있는 온도에서의 가열처리로는, 요구되는 결정성 규소막이 얻어질 수 없다.
본 발명자들은 상기한 문제점들을 개선하는 기술을 일본 공개특허공고 평6-268212호에 제안하였다. 이 기술에서는, 니켈로 대표되는, 규소의 결정화를 촉진시키는 금속원소를 비정질 규소막의 표면에 접하여 유지시킨 다음, 가열처리를 행함으로써, 종래 사용된 온도보다 낮고 유리 기판이 견딜 수 있는 온도에서도, 필요한 결정성을 갖는 결정성 규소막을 얻을 수 있다. 이 니켈을 이용한 결정화 기술은, 유리 기판이 견디기에 충분히 낮은 온도에서의 가열처리에 의해, 요구되는 결정성을 갖는 결정성 규소막을 얻을 수 있다는 점에서 유용하다.
그러나, 결정화에 이용된 니켈이 활성층 내에 잔류하는 것이 불가피하다. 이것은 완성된 TFT의 특성의 불안정성과 신뢰성의 저하를 초래한다.
본 발명의 목적은, 규소의 결정화를 촉진시키는 금속원소를 이용하여 결정성 규소막을 얻는 상기한 기술에서, 얻어지는 규소막 내에 잔류하는 니켈의 영향을 제거하는 구성을 제공하는데 있다.
본 발명의 일 양태는, 도 1에 그의 제작공정의 일례를 나타낸 바와 같이, 규소의 결정화를 촉진시키는 금속원소(예를 들어, 니켈)의 작용에 의해 결정화된 규소막(104)을 형성하는 공정, 이 규소막의 일부를 노출시키기 위한 마스크(105)를 형성하는 공정, 상기 규소막(104)의 노출된 부분과 마스크(105)를 덮도록, XV족(15족) 원소(예를 들어, 인)를 함유한 막(106)을 형성하는 공정, 및 가열처리를 행하여 상기 규소막(104)으로부터 상기 XV족(15족) 원소를 함유한 막(106)으로 상기 금속원소를 이동시키는 공정(도 1(D))을 포함한다.
상기한 구성에서, 가열처리에 의해 이동하는 니켈에 관해서는, 규소막(104)과 규소막(106)은 일체화한 것이라고 말할 수 있다. 즉, 가열처리에 의해 이동하는 니켈에 관해서는, 규소막(104)과 규소막(106)은 특별히 구별되는 존재는 아니다.
따라서, 도 1(D)에 나타낸 가열처리 공정에서, 규소막(104)에 함유된 니켈 원소가 규소막(106) 내로 확산한다. 산화규소막으로 된 마스크(105) 내에는 그 금속원소가 거의 확산하지 않는다.
한편, 규소막(106)은 인이 고농도로 도핑되어 있고, 니켈을 위한 게터링 사이트(gettering site)로 작용하기 때문에, 이 규소막(106)으로 이동한 니켈은 인과 결합하여, 안정한 상태가 된다.
도 1(D)의 공정에서의 가열처리 온도를 800℃ 이하, 바람직하게 750℃ 이하로 하면, 인이 규소막을 통해 거의 확산하지 않아서, 일단 규소막(106) 내로 수용된 니켈은 그곳에 머물고, 규소막(104) 내로 역확산하지 않는다.
이렇게 하여, 규소막(104)내의 니켈은 규소막(106)으로 이동한다. 이것은 규소막(104) 내의 니켈이 게터링되어 규소막(106) 내로 들어간다고 말할 수 있다.
도 1(D)에 나타낸 상태에서의 가열처리에서는, 전체 규소막(106)이 게터링 사이트로 되기 때문에, 규소막(106)과 접하는 규소막(104)의 부분의 면적이 비교적 작더라도, 니켈의 이동이 효과적으로 될 수 있다. 즉, 규소막(104) 내의 니켈 농도가 효과적으로 감소될 수 있다.
본 발명의 다른 양태는, 도 3(A)∼도 3(E)에 그의 구체적인 예를 나타낸 바와 같이, 비정질 규소막(301)상에 마스크(302)를 형성하고 그 규소막의 일부를 그 마스크에 형성된 개구부(303)에서 노출시키는 공정, 상기 비정질 규소막의 노출된 영역들에 규소의 결정화를 촉진시키는 금속원소를 선택적으로 도입하는 공정(도 3(B)), 가열처리를 행하여 상기 노출된 영역들로부터 상기 규소막 내로 상기 금속원소를 확산시키는 공정(도 3(C)), 상기 마스크(302)상에, 인을 함유한 규소막(307)을 형성하고, 상기 노출된 영역들에서 상기 인을 함유한 규소막을 상기 금속원소를 확산시킨 규소막에 접촉시키는 공정(도 3(D)), 가열처리를 행하여, 화살표(308)로 나타낸 바와 같이 상기 노출된 영역들을 통하여 상기 금속원소를 확산시킨 규소막으로부터 상기 인을 함유한 막으로 상기 금속원소를 이동시키는 공정을 포함한다.
상기한 구성을 채용한 경우, 도 3(C)에 나타낸 바와 같이, 횡방향 성장으로 알려진 결정 성장을 유도하기 위해 사용된 마스크(302)를 사용하여, 금속원소가 도입된 영역(개구부(303)를 가지는 영역)으로부터 니켈이 제거될 수 있다. 금속원소의 도입과 금속원소의 제거 모두에 동일한 마스크 패턴이 사용될 수 있기 때문에, 공정 순서가 그만큼 복잡하지 않게 된다.
도 3(D)에 나타낸 니켈 제거 공정에서, 규소막(307)의 면적이 개구부(303)의 면적보다 훨씬 더 크기 때문에, 니켈이 규소막(307)내로 확산될 때, 니켈이 마스크의 개구부(303)로부터 효과적으로 게터링되어 규소막(307)으로 이동된다.
규소의 결정화를 촉진시키는 금속원소로서는 니켈이 가장 바람직하다. 또한, 15족 원소로서는 인(P)을 사용하는 것이 가장 바람직하다. 니켈과 인의 조합을 채용하는 경우, 본 발명은 가장 높은 효과를 제공할 수 있다.
규소의 결정화를 촉진시키는 금속원소로서는, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, Ge, Pb 및 In으로 이루어진 군으로부터 선택된 일 종류 또는 다수 종류의 원소가 이용될 수 있다. 또한, 15족 원소로서는, P, As, Sb 중에서 선택된 원소가 이용될 수 있다.
본 발명의 다른 목적 및 특징들은 이하의 설명으로 명백할 것이다.
본 발명의 일 실시형태가 도 1(A)∼도 1(E)에 나타내어져 있고, 여기서, 부호 103으로 나타낸 바와 같이, 니켈이 비정질 규소막의 표면에 접하여 유지된다. 그 다음, 600℃로 8시간 가열처리를 행하여 비정질 규소막(102)을 결정화시킨다. 이렇게 하여, 결정성 규소막(104)이 얻어진다.
니켈 도입방법으로서는, 용액을 이용한 방법이 편리하고, 또한, 니켈 도입량의 조절에 편리하다. 용액을 이용한 방법 이외에, CVD법, 스퍼터링법, 증착법, 가스 흡착법, 이온 주입법과 같은 각종 방법이 사용될 수도 있다. 니켈이 비정질 규소막의 표면에 접하여 유지된 상태 또는 니켈이 비정질 규소막 내부에 존재한 상태를 실현할 수 있는 한, 니켈 도입방법으로서는 어떠한 방법이라도 채용될 수 있다. 니켈 이외의 다른 금속원소가 사용되는 경우에도 동일한 이론이 적용될 수 있다.
그 다음, 산화규소막으로 이루어진 마스크(105)를 형성한다. 그 후, 인이 고농도로 도핑된 비정질 규소막(106)을 형성한다. 그 다음, 가열처리를 행하여 결정성 규소막(104) 내의 니켈을 게터링하여 비정질 규소막(106)으로 이동시킨다.
본 발명에서는, 니켈이 게터링되는 막(104)과 게터링된 니켈을 수용하는 막(106)이 동일한 규소막으로 되어 있다. 따라서, 니켈이 효과적으로 이동할 수 있다. 즉, 니켈이 효과적으로 게터링될 수 있다.
[실시예 1]
본 실시예에서는, N채널형 TFT를 제조하는 경우의 예를 나타낸다. 먼저, 유리 기판(101)상에 하지막(下地膜)으로서 산화규소막(100)을 플라즈마 CVD법에 의해 300 nm의 두께로 형성한다(도 1(A)). 본 실시예에서는, 유리 기판으로서, 667℃의 변형점을 갖는 코닝 1737 유리 기판을 사용하였다.
그 다음, 비정질 규소막(102)을 플라즈마 CVD법에 의해 50 nm의 두께로 형성한다. 비정질 규소막의 성막 방법으로서는 LPCVD법(감압 열 CVD법)이 가장 좋지만, 본 실시예에서는, 생산성이 높은 플라즈마 CVD법이 이용되었다.
그 후, 중량 환산으로 10 ppm의 농도로 조절된 니켈 초산염 용액을 도포한다. 이렇게 하여, 부호 103으로 나타낸 바와 같이, 니켈이 규소막의 표면에 접하여 유지된 상태가 얻어진다.
그 얻어진 상태가 도 1(A)에 도시되어 있다. 그 다음, 도 1(B)에 나타낸 바와 같이, 산화규소막으로 된 마스크(105)를 형성한다. 본 실시예에서는, 마스크(105)를 형성하는 산화규소막의 두께를 250 nm로 하였다. 마스크(105)는 질화규소 또는 산화질화규소로 이루어질 수도 있다.
그 다음, 인이 고농도로 도핑된 비정질 규소막(106)을 플라즈마 CVD법에 의해 형성한다. 본 실시예에서는, 97 체적%의 실란과 3 체적%의 포스핀으로 이루어진 원료 가스가 사용되고, 비정질 규소막(106)이 150 nm의 두께로 성막되었다. 이 규소막은 LPCVD법에 의해 형성될 수도 있다. 또한, 성막 조건을 적절히 설정함으로써, 미(微)결정 규소막을 형성할 수도 있다.
그 다음, 형성된 비정질 규소막 내의 인의 농도가 1 ×1019 원자/cm3 이상, 바람직하게는 5 ×1019 원자/cm3 이상이 되도록 인을 도입한다. 인을 도핑하는 것은 후에 니켈을 게터링하기 위한 것이다.
도 1(C)에 나타낸 바와 같이, 비정질 규소막(106)을 형성한 후, 가열처리를 행한다. 본 실시예에서는, 가열처리를 저항 가열식 가열로(爐)에 의해 600℃로 8시간 행하였다. 또는, 크세논 램프에 의해 방출되는 적외광과 같은 강광(强光)의 조사(照射)에 의해 가열처리를 행할 수도 있다. 이 공정에서는, 도 1(D)의 화살표로 나타낸 바와 같이, 니켈이 결정성 규소막(104)으로부터 비정질 규소막(106)으로 이동한다. 이것은 결정성 규소막(104)의 표면에 매우 얇은 산화막(두께: 대략 10 nm 이하) 또는 자연 산화막이 형성된 경우에도 가능하게 되는데, 그 이유는 니켈이 규소막을 통하여 매우 활발하게 확산하고 인과 니켈이 매우 안정되게 다양한 형태로 함께 결합되기 때문이다.
가열처리 온도는 450℃∼750℃의 범위에서 선택되고, 실질적으로는 유리 기판의 변형점에 의해 제한된다. 게터링 효과를 높이기 위해서는, 그 온도를 높게 하는 것이 바람직하다.
가열처리 온도가 상기한 범위보다 낮으면, 니켈의 확산 속도 및 확산 거리가 불충분하여, 충분한 게터링 효과가 얻어지지 않는다. 반면에, 가열처리 온도가 상기한 범위보다 높으면, 니켈의 확산 속도 및 확산 거리가 충분히 높게 되지만, 인의 확산이 무시될 수 없게 된다. 따라서, 니켈을 특정 영역에 집중시키는 것이 불가능하다.
도 1(D)에 나타낸 가열처리를 행하면, 니켈이 게터링되어 비정질 규소막(106)내로 이동한다. 그 결과, 비정질 규소막(106)에 니켈이 고농도로 존재하게 된다.
그 다음, 니켈이 고농도로 도핑된 비정질 규소막(106)을 에칭에 의해 제거한다. 이때, 산화규소막으로 된 마스크(105)로 덮이지 않은 영역의 결정성 규소막(104)도 제거된다,(도 1(E))
이렇게 하여, 결정성 규소막 패턴(107)이 형성된다. 막 내로 니켈을 일단 확산시킴으로써 결정화가 행해지고, 그 다음, 도 1(D)의 공정에서 니켈이 막으로부터 제거된다.
그 다음, 산화규소막으로 된 마스크(105)를 제거하고, 도 2(A)에 나타낸 바와 같이, 산화규소막(108)을 플라즈마 CVD법에 의해 120 nm의 두께로 형성한다. 이 산화규소막(108)은 게이트 절연막으로 기능한다.
그 다음, 게이트 전극을 형성하기 위한 알루미늄 막(도시되지 않음)을 스퍼터링법에 의해 400 nm의 두께로 형성한다. 이 알루미늄 막은 0.18 중량%의 스칸듐을 함유한 타겟을 사용하여 형성된다. 알루미늄 막 내에 스칸듐을 함유시키는 것은, 후의 공정에서의 알루미늄의 이상(異常) 성장에 기인하는 힐록 및 휘스커라 불리는 침상(針狀) 돌기물이 형성되는 것을 억제하기 위한 것이다.
그 다음, 레지스트 마스크(200)를 사용하여 알루미늄 막(도시되지 않음)을 패터닝하여 패턴(109)을 형성한다(도 2(A)). 이어서, 레지스트 마스크(200)를 잔존시킨 상태에서 알루미늄 패턴(109)을 양극으로 한 양극산화를 행한다. 이 공정에서는, 3 체적%의 수산(蓚酸)을 함유한 수용액이 전해용액으로 사용된다. 알루미늄 패턴을 양극으로 사용하고, 백금을 음극으로 사용하여, 그들 전극 사이에 전류를 통과시킨다. 이렇게 하여, 양극산화막(111)이 형성된다.
이 공정은 레지스트 마스크(200)를 잔존시킨 상태에서 행해지기 때문에, 양극산화막(111)이 알루미늄 패턴(109)의 측면에 형성된다. 잔존한 알루미늄막 패턴이 부호 110으로 나타내어져 있다.
본 실시예에서는, 양극산화막(111)을 400 nm의 거리로 성장시켰다. 이 형성된 양극산화막(111)은 다공질성이다.
양극산화막(111)을 형성한 후, 레지스트 마스크(200)를 제거하고, 양극산화를 재차 행한다. 이 공정에서는, 3 체적%의 주석산을 함유한 에틸렌 글리콜 용액을 암모니아수로 중화시킨 것을 전해용액으로 사용한다.
전해용액이 다공질성 양극산화막(111)의 내부로 침입하기 때문에, 양극산화막(112)이 형성된다. 즉, 양극산화막(112)이 알루미늄 패턴(110)의 표면에 형성된다. 이 양극산화막(112)은 두께가 70 nm이고, 치밀한 막질(膜質)을 가진다. 이렇게 하여, 도 2(B)에 나타낸 상태가 얻어진다. 잔존한 알루미늄 패턴(110)이 TFT의 게이트 전극을 형성한다.
그 다음, 게이트 전극(110)과 그 게이트 전극(110)을 둘러싸는 치밀한 양극산화막(112)을 마스크로 사용하여, 노출된 산화규소막(108)을 제거한다.
본 실시예에서는, 노출된 산화규소막(108)이 수직 이방성을 가지는 건식 에칭법(RIE법)에 의해 에칭되어 제거되었다. 이렇게 하여, 도 2(C)에 나타낸 상태가 얻어진다.
그 후, 플라즈마 도핑법에 의해 인을 도입한다. 특히, 도펀트를 함유하는 원료 가스가 플라즈마로 전환된다. 도펀트 이온이 전계(電界)에 의해 플라즈마로부터 추출되고, 그 추출된 이온이 전계에 의해 가속되어, 도핑될 영역에 주입된다. 특히, 플라즈마 도핑은 자계(磁界)를 이용한 질량 분리가 행해지지 않는 방법으로 불린다. 반면에, IC의 제작에서 종종 행해지는 것과 같이 질량 분리가 행해지고, 분리된 도펀트 이온이 가속되어 주입되는 방법을 이온 주입이라 부른다.
플라즈마 도핑은 대면적에 대처할 수 있는 장점을 가진다. 그러나, 도펀트 가스에 함유된 수소와 같은 다른 원소도 주입되는 문제가 있다.
이 도핑에 의해, 영역(114, 116)에 인이 도입된다. 편의상, 이들 도핑된 영역을 고농도 불순물 영역이라 부른다. 그 영역(114, 116)들은 나중에 각각 소스 영역 및 드레인 영역이 된다. 이 도입은 소스 및 드레인 영역을 형성하기 위한 통상의 조건 하에서 행해질 수 있다. 영역(113)은 도핑되지 않은 영역으로 잔존한다.
그 다음, 도 2(D)에 나타낸 바와 같이, 다공질성 양극산화막(111)을 제거한다. 그리고, 도 2(C)에 나타낸 도핑 공정에서보다 낮은 도즈량으로 플라즈마 도핑에 의해 인을 재차 도입한다. 이렇게 하여, 저농도 불순물 영역(201, 203)이 자기정합적으로 형성된다. 도핑되지 않은 영역(202)은 채널 영역으로 획정(劃定)된다.(도 2(D)).
이어서, 엑시머 레이저광을 조사하여, 도핑된 영역을 활성화한다. 이것은 도핑에 의해 야기된 도핑된 영역의 손상을 어닐하고, 동시에, 도핑된 영역 내의 도펀트를 활성화한다.
치밀한 양극산화막(112)과 동일한 막 두께로 채널 영역(202)에 인접하여 고저항 영역이 형성된다. 본 실시예에서는, 양극산화막(112)이 70 nm로 작기 때문에, 이 양극산화막(112)의 존재는 무시된다.
그 다음, 도 2(E)에 나타낸 바와 같이, 층간절연막으로서 질화규소막(117)을 플라즈마 CVD법에 의해 250 nm의 두께로 형성하고, 아크릴 수지 막(118)을 스핀 코팅법에 의해 형성한다. 이 아크릴 수지 막의 최소 막 두께는 700 nm이다.
그 다음, 콘택트 홀을 형성하고, 소스 및 드레인 전극(119, 120)을 형성한다. 이렇게 하여, 도 2(E)에 나타낸 바와 같은 TFT(박막트랜지스터)가 완성된다.
본 실시예에서는, 니켈을 이용함으로써 TFT의 활성층(107)이 높은 결정성을 가질 수 있다. 동시에, 도 1(D)에 나타낸 바와 같이 게터링을 행함으로써, 활성층(107)에 잔존하는 니켈의 농도를 크게 감소시킨다.
가열처리에 의한 결정화는 니켈을 이용하지 않는 종래의 경우보다 낮은 온도에서 행해질 수 있기 때문에, 저렴한 유리 기판을 사용하는 것이 가능하다.
[실시예 2]
본 실시예의 제작공정은, P채널형 TFT를 제조하는 것을 제외하고는 실시예 1의 공정과 유사하다. 이를 위해서는, 도 2(C) 및 도 2(D)에 나타낸 공정에서 인 대신에 붕소를 도입한다.
[실시예 3]
본 실시예의 제작공정은, 게이트 전극이 알루미늄 이외의 재료로 만들어진 것을 제외하고는 실시예 1의 공정과 유사하다. 본 실시예에서는, 게이트 전극이 텅스텐 실리사이드로 만들어진다.
게이트 전극은 상기한 텅스텐 실리사이드 이외에 각종 실리사이드 및 각종 금속으로 만들어질 수도 있다. 또한, 도전성이 부여된 규소 재료가 게이트 전극의 재료로 사용될 수도 있다. 또한, 게이트 전극은 각종 도전성 재료의 적층 구조로 이루어질 수도 있다.
일반적으로, 알루미늄이 사용된 경우, 전극은 저 저항을 나타내는 장점을 가지지만, 공정 온도가 제한되는 문제가 있다. 반면에, 다른 재료가 사용되는 경우에는, 알루미늄이 사용된 경우보다 고 저항이 얻어진다. 그러나, 높은 내열성이 얻어진다. 또한, 공정 온도가 상승될 수 있다.
[실시예 4]
본 실시예의 제작공정은, 채널 영역에 잔존하는 미량의 니켈을 제거하는 공정이 도 1(D)에 나타낸 니켈 게터링 공정에 추가되는 것을 제외하고는 실시예 1의 공정과 유사하다.
도 1(D)에 나타낸 니켈 게터링 공정을 행함으로써, 도 1(E)에 나타낸 영역(107) 내의 니켈 농도가 측정할 수 없는 정도까지 저하한다. 더 구체적으로는, 결정화 직후에 SIMS(이차 이온 질량 분석법)에 의해 측정된 니켈 농도는 대략 1 ×1018∼5 ×1019 원자/cm3이다. 이것은 도 1(D)에 나타낸 공정을 행함으로써 1017 원자/cm3 아래로 감소될 수 있다. 즉, 도 1(E)에 나타낸 영역(107)내에 잔류하는 니켈의 농도가 1017 원자/cm3 아래로 감소될 수 있다. 따라서, 실시예 1의 제작공정을 행하여 제조된 TFT에서는, 활성층 내의 니켈 농도가 1017 원자/cm3 아래로 낮추어질 수 있다.
그러나, 적은 특성 변동이나 높은 신뢰성이 요구되는 경우, 상기한 정도의 니켈 농도라도 문제가 되는 경우가 있다. 본 발명자들의 연구 결과, 활성층(특히 채널 영역 및 채널 영역과 불순물 영역 사이의 계면 부근)에 존재하는 니켈이 TFT의 특성에 대한 악영향에 주로 기여하는 것으로 나타났다.
따라서, 본 실시예에서는, 특히 채널 영역에 잔류하는 니켈의 농도를 감소시키는 궁리를 하였다. 본 실시예에서는, 실시예 1의 제작공정에서 도 2(D)에 나타낸 공정에 가열처리 공정을 추가하였다. 이 가열처리는 450℃로 2시간 행해진다. 이것에 의해, 채널 영역(115)에 잔류하는 니켈이 소스 영역(114) 및 드레인 영역(116)인 고농도 불순물 영역으로 게터링된다. 즉, 소스 영역(114) 및 드레인 영역(116)내의 니켈 농도가 증가하는 대신에, 채널 영역(115)에 잔류하는 니켈의 농도는 감소한다.
이것은 채널 영역에 잔류하는 니켈의 농도를 감소시키고, TFT 특성에 대한 잔류 니켈의 악영향을 억제할 수 있다.
게이트 전극의 재료가 보다 높은 내열성을 나타내는 실리사이드 또는 다른 재료로 변경된 경우, 보다 높은 온도에서의 가열처리가 바람직한 결과를 제공한다. 게이트 전극이 텅스텐 실리사이드로 만들어지고 가열처리가 600℃로 2시간 행해지는 경우, 게터링이 더욱 효과적으로 행해진다. 가열처리는 도 2(C)의 공정에서 행해질 수도 있다.
본 실시예의 구성을 실시한 경우, 소스 및 드레인 영역에 잔류하는 니켈의 영향이 염려가 되지만, 소스 및 드레인 영역은 채널 영역과 달리 도전형의 변화도 없고 저항의 변화도 없기 때문에, 니켈의 존재가 문제를 발생하지 않는다.
[실시예 5]
본 실시예는, 실시예 1의 방법, 특히 도 1(A)에 나타낸 공정과 다른 결정 성장이 행해지는 경우의 예를 나타낸다. 본 실시예의 제작공정을 도 3(A)∼도 3(E)에 나타낸다. 본 실시예에서는, TFT의 활성층의 패턴을 얻는 공정까지를 나타내고, 그 후는 실시예 1의 공정과 유사하다.
먼저, 도 3(A)에 나타낸 바와 같이, 유리 기판(101)을 준비한다. 그 다음, 그 유리 기판(101) 상에 하지막으로서 산화규소막(100)을 플라즈마 CVD법에 의해 300 nm의 두께로 성막한다. 본 실시예에서는, 유리 기판(101)으로서 코닝 1737 유리 기판이 사용되었다.
산화규소막(100)을 형성한 후, 비정질 규소막(301)을 형성한다. 본 실시예에서는, 비정질 규소막(301)을 LPCVD법에 의해 50 nm의 두께로 성막하였다.
그 다음, 산화규소막으로 된 마스크(302)를 형성한다. 이를 위해서는, 산화규소막(도시되지 않음)을 플라즈마 CVD법에 의해 120 nm의 두께로 형성하고, 이 막을 패터닝하여 마스크(302)를 완성한다.(도 3(B))
그 다음, 니켈의 농도를 중량 환산으로 10 ppm으로 조절한 니켈 초산염 용액을 도포한다. 그리하여, 부호 302로 나타낸 바와 같이, 니켈이 노출된 표면에 접하여 유지된 상태가 얻어진다.(도 3(B))
그 후, 질소 분위기에서 600℃로 8시간 가열처리를 행한다. 이때, 니켈이 접하여 있는 영역으로부터 비정질 규소막(301)으로 니켈이 확산한다. 동시에, 비정질 규소막(301)의 결정화가 화살표 305로 나타낸 바와 같은 경로에서 진행한다.(도 3(C))
이렇게 하여, 특이한 결정성장 형태(morphology)를 갖는 결정성 규소막(306)이 얻어진다. 즉, 이 결정성 규소막(306)에서는, 니켈이 도입된 마스크의 개구부(303)로부터 막 표면에 평행하게 결정이 성장하여 있다. 본 명세서에서는, 이 결정성장 형태를 횡방향 성장이라 부른다. 이 결정성장이 행해진 영역을 횡방향 성장 영역이라 부른다.(도 3(C))
그 다음, 인이 고농도로 도핑된 비정질 규소막(307)을 플라즈마 CVD법에 의해 300 nm의 두께로 형성한다(도 3(D)). 이어서, 600℃로 8시간 가열처리를 행한다. 이것에 의해, 결정성 규소막(306)에 잔류하는 니켈이 비정질 규소막(307)으로 게터링된다.
더 구체적으로는, 가열처리에 의해, 비정질 규소막(307) 내측에 존재하는 인이 결정성 규소막(306)에 존재하는 니켈을 받아들인다. 그 결과, 결정성 규소막(306)에 존재하는 니켈은 인이 고농도로 도핑된 비정질 규소막(307)으로 흡수된다. 이 공정에서, 비정질 규소막(307)이 결정화되는데, 이것은 특별히 문제가 되지 않는다.
그 다음, 규소막(307)을 제거하고, 산화규소막으로 된 마스크(302)를 이용하여 규소막(306)을 에칭한다. 이렇게 하여, 도 3(E)에 나타낸 바와 같은 규소막 패턴(309)이 얻어진다.
그 후, 규소막 패턴(309)내의 횡방향 성장 영역을 사용하여 TFT의 활성층 패턴을 형성한다. 이 패턴은 도 1(E)에 나타낸 영역(107)에 대응한다. 그 다음, 실시예 1의 도 2(A) 이하의 제작공정에 따라 TFT를 제조한다. 물론, 횡방향 성장 영역을 사용하여 다른 TFT를 제조할 수도 있다. 실시예 1의 구성에 추가하여 실시예 2 또는 3의 구성이 채용될 수도 있다.
[실시예 6]
본 실시예는 보텀 게이트형 TFT를 제조하는 경우의 예를 나타낸다. 본 실시예의 제작공정을 도 4(A)∼도 4(D)에 나타낸다. 먼저, 유리 기판(401)상에 게이트 전극(402)을 형성한다. 본 실시예에서는, 유리 기판 상에 하지막을 형성하지 않은 경우의 예를 나타낸다.(도 4(A))
게이트 전극(402)은 나중에 행해지는 가열처리 공정에 견딜 수 있는 재료로 만들어질 필요가 있다. 본 실시예에서는, 게이트 전극(402)으로서, 스퍼터링법에 의해 성막된 두께 400 nm의 탄탈 막을 사용하였다.(도 4(A))
이어서, 게이트 절연막이 되는 산화규소막(403)을 플라즈마 CVD법에 의해 100 nm의 두께로 형성한다. 그 다음, 비정질 규소막(404)을 플라즈마 CVD법에 의해 50 nm의 두께로 형성한다. 비정질 규소막의 성막 방법으로서는, 플라즈마 CVD법 대신에 LPCVD법이 사용될 수도 있다.
비정질 규소막의 노출된 표면의 전체 표면에 니켈 초산염 용액을 도포하여, 부호 405로 나타낸 바와 같이 니켈이 비정질 규소막에 접하여 유지된 상태를 얻는다(도 4(A)). 본 실시예에서는, 비정질 규소막의 전체 표면에 니켈을 도입하지만, 도 3(B) 및 도 3(C)에 나타낸 바와 같이 마스크를 사용하여 선택적으로 니켈을 도입하고 횡방향 성장을 행하는 구성으로 하여도 좋다.
그 다음, 600℃로 8시간 가열처리를 행하여 비정질 규소막(404)을 결정화하여 결정성 규소막(400)을 얻는다(도 4(B)). 이어서, 산화규소막으로 된 마스크(406)를 형성한다. 본 실시예에서는, 산화규소막(도시되지 않음)을 플라즈마 CVD법에 의해 150 nm의 두께로 형성하였다. 그 다음, 이 산화규소막을 패터닝하여, 부호 406으로 나타낸 패턴을 형성한다.
그 다음, 인이 고농도로 도핑된 비정질 규소막(407)을 플라즈마 CVD법에 의해 200 nm의 두께로 형성한다. 본 실시예에서는, 98 체적%의 실란과 2 체적%의 포스핀으로 이루어진 혼합 가스를 사용하여 비정질 규소막(407)을 형성하였다.(도 4(B))
그 다음, 질소 분위기에서 600℃로 4시간 가열처리를 행한다. 이 공정에서는, 규소막(400)으로 확산된 니켈이 부호 408과 409로 나타낸 바와 같이 비정질 규소막(407)으로 이동한다.(도 4(B))
이어서, 니켈이 고농도로 도핑된 비정질 규소막(407)을 제거한다. 그리고, 마스크(406)를 사용하여, 마스크(406)로 덮이지 않은 결정성 규소막(400)의 부분을 제거한다(도 4(C)). 이렇게 하여, 마스크(406)를 이용하여 패터닝된 결정성 규소막(410)이 얻어진다(도 4(C)). 이 결정성 규소막(410)내의 니켈 농도가 최소로 감소된다. 또한, 니켈의 작용에 의해 높은 결정성이 결정성 규소막(410)에 부여된다. 이 결정성 규소막은 후에 TFT의 활성층이 된다.
그 다음, 산화규소막으로 된 마스크(406)를 제거한다. 그리고, 도입용 마스크(도시되지 않음)를 배치하고, 활성층에 인을 선택적으로 도입한다. 그 결과, 인이 영역(411, 413)에 도핑되어 있게 된다. 본 실시예에서는, N채널형 TFT를 제조하는 예를 나타내지만, P채널형 TFT를 제조하는 경우에는, 붕소가 도입된다.
도펀트 도입 후에, 레이저 어닐을 행하여, 도핑된 영역을 활성화한다. 이렇게 하여, 소스 영역(411), 채널 영역(412), 및 드레인 영역(413)이 형성된다.(도 4(D))
그 다음, 층간절연막으로서 질화규소막(414)을 플라즈마 CVD법에 의해 300 nm의 두께로 형성하고, 스핀 코팅법에 의해 아크릴 수지 막(415)을 형성한다. 아크릴 이외에, 폴리이미드, 폴리아미드, 폴리이미드아미드, 및 에폭시와 같은 각종 수지 재료가 사용될 수도 있다.
층간절연막을 형성한 후, 콘택트 홀을 형성하고, 소스 전극(416) 및 드레인 전극(417)을 형성한다. 이렇게 하여, 보텀 게이트형 TFT가 완성된다.(도 4(D))
[실시예 7]
본 실시예에서는, TFT를 사용한 장치 및 상업적 제품의 각종 예를 나타낸다. 도 5는 TFT를 사용하여 제작된 반도체 회로로 이루어진 마이크로프로세서의 예를 나타낸다. 도 5의 일부에는, N채널형 TFT와 P채널형 TFT로 이루어진 상보형 TFT를 확대한 도면을 나타낸다.
세라믹 베이스(501)상에 절연막(502)이 형성되어 있다. 활성 부품들이 베이스로부터 전기적으로 절연되어 있다. I/O 포트(503, 504, 505), CPU(506), 캐시 메모리(507), 캐시 어드레스 어레이(508), 배율기(509), 실시간 클록, 직렬 인터페이스 및 타이머를 포함하는 회로(510), 클록 제어회로(511), 캐시 제어기(512), 및 버스 제어기(513)가 절연막 상에 형성되어 있다.
[실시예 8]
본 명세서에서 개시하는 TFT는 각종 플랫 패널형 표시장치와, 그러한 플랫 패널형 표시장치를 구비한 정보처리 단말기 및 비디오 카메라에 이용될 수 있다. 본 명세서에서는 이들 장치 및 응용 제품을 총칭하여 반도체장치라 부른다. 이하, 이들 반도체장치의 예를 도 6(A)∼도 6(F)를 참조하여 설명한다. 도시된 장치들은 TFT를 포함한다.
도 6(A)에는, 휴대형 정보처리 단말기가 도시되어 있다. 이 정보처리 단말기의 본체(2001)에는 액티브 매트릭스형 액정 표시장치 또는 액티브 매트릭스형 EL 표시장치를 구비하고 있다. 또한, 본체에는 외부로부터 정보를 받아들이기 위한 카메라부(2002)를 구비하고 있다. 본체 내부에는 집적회로(2006)를 구비하고 있다. 카메라부(2002)에는 수상부(受像部)(2003)와 조작 버튼(2004)이 배치되어 있다. 정보처리 단말기는 금후에는 휴대성을 향상시키기 위해 얇고 가볍게 만들어질 것으로 고려된다. 이 구조에서는, 액티브 매트릭스형 표시장치(2005)가 형성된 기판 또는 베이스 상에 주변 구동회로, 연산회로, 및 메모리가 TFT로부터 IC로서 제조되는 것이 바람직하다.
도 6(B)에는, 헤드 장착형 표시장치(HMD)가 도시되어 있다. 이 표시장치의 본체(2101)에 액티브 매트릭스형 액정 표시장치 또는 EL 표시장치(2102)를 구비하고 있다. 또한, 본체(2101)는 밴드(2103)에 의해 사용자의 머리에 장착될 수 있다.
도 6(C)에는, 자동차 내비게이션 시스템이 도시되어 있다. 이 시스템의 본체(2201)에는 액티브 매트릭스형 액정 표시장치(2202)를 구비하고 있다. 이 시스템은 인공위성으로부터의 신호를 수신하기 위한 안테나(2204)를 포함한다. 안테나(2204)로부터 생성된 신호는 액티브 매트릭스형 액정 표시장치(2202)로 보내져 지리 정보를 표시한다. 표시장치(2202)는 EL 표시장치일 수도 있다. 어느 경우에도, 표시장치는 TFT를 이용한 액티브 매트릭스형 플랫 패널 표시장치이다. 본체(2201)에는, 사용자가 각종 조작을 행할 수 있게 하는 조작 키(2203)가 설치되어 있다.
도 6(D)에는, 휴대 전화기가 도시되어 있다. 이 전화기의 본체(2301)에는 액티브 매트릭스형 액정 표시장치(2304), 숫자 키패드 및 조작 키(2305), 음성 입력부(2303), 음성 출력부(2302), 및 안테나(2306)가 구비되어 있다.
최근에는, 도 6(A)에 나타낸 휴대형 정보처리 단말기와 도 6(D)에 나타낸 휴대 전화기를 조합한 구성도 상품화되고 있다.
도 6(E)에는, 휴대형 비디오 카메라가 도시되어 있다. 이 카메라의 본체(2401)에는 수상기(2406), 음성 입력부(2403), 조작 키(2404), 액티브 매트릭스형 액정 표시장치(2402), 및 배터리(2405)가 구비되어 있다.
도 6(F)에는, 프론트형 프로젝터가 도시되어 있다. 이 프로젝터의 본체(2501)에는 광원(2502), 표시장치(2503), 및 광학계(2504)를 구비하고 있다. 본체(2501)의 정면에 스크린(2505)이 장착된다. 본 발명은 액정 표시장치(2503)에 적용될 수 있다. 본 실시예에서는, 액정 표시장치(2503)가 반사형이지만, 액정 표시장치는 투과형일 수도 있고, 그 경우, 광학계가 변경될 수 있다.
상기한 실시예들에서는, 표시장치가 액정 표시장치로 이루어져 있으나, 액티브 매트릭스형 표시장치로서 EL 표시장치가 채용될 수도 있다.
본 발명은 규소의 결정화를 촉진시키는 금속원소를 이용하여 얻어진 결정성 규소막에 잔류하는 니켈의 영향을 배제하는 구성을 제공할 수 있다. 즉, 높은 결정성을 갖는 규소막을 이용한 TFT가 제조될 수 있다. 또한, TFT에 대한 금속원소의 영향이 감소될 수 있다. 본 발명에서는, 금속원소의 게터링을 위한 박막을 형성하는 구성을 채용하고 있기 때문에, 높은 생산성이 비교적 간편하게 얻어질 수 있다.
도 1(A)∼도 1(E) 및 도 2(A)∼도 2(E)는 본 발명에 따른 TFT 제작공정을 나타내는 TFT의 단면도.
도 3(A)∼도 3(E)는 본 발명에 따른 TFT 제작공정을 나타내는 다른 TFT의 단면도.
도 4(A)∼도 4(D)는 본 발명에 따른 TFT 제작공정을 나타내는 또 다른 TFT의 단면도.
도 5는 본 발명에 따른 TFT를 사용한 집적회로의 일부의 분해 사시도.
도 6(A)∼도 6(F)는 본 발명에 따른 TFT를 사용한 각종 응용제품을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
100: 산화규소막(하지막) 101: 유리 기판
102: 비정질 규소막 104: 결정성 규소막
105: 마스크
106: 인이 고농도로 도핑된 비정질 규소막
107: 결정성 규소막 패턴(활성층) 108: 산화규소막
109: 알루미늄 패턴 111, 112: 양극산화막
114: 소스 영역 115: 채널 영역
116: 드레인 영역 118: 아크릴 수지 막
200: 레지스트 마스크 201: 저농도 불순물 영역
202: 채널 영역 203: 저농도 불순물 영역

Claims (53)

  1. 규소의 결정화를 촉진시키는 금속원소의 작용에 의해 결정화된 규소막을 형성하는 공정;
    상기 규소막의 일부를 노출시키기 위한 마스크를 형성하는 공정;
    상기 규소막의 노출된 부분과 상기 마스크를 덮도록, 15족 원소를 함유한 막을 형성하는 공정; 및
    가열처리를 행하여, 상기 규소막으로부터 상기 15족 원소를 함유한 막으로 상기 금속원소를 이동시키는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  2. 제 1 항에 있어서, 규소의 결정화를 촉진시키는 상기 금속원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, Ge, Pb 및 In으로 이루어진 군으로부터 선택된 일 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  3. 제 1 항에 있어서, 상기 15족 원소로서 인(P)이 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  4. 제 1 항에 있어서, 상기 15족 원소로서, P, As 및 Sb로 이루어진 군으로부터 선택된 한 원소가 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  5. 제 1 항에 있어서, 상기 15족 원소를 함유한 막에 레이저광 또는 다른 강광을 조사하여 인을 활성화시키는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  6. 제 1 항에 있어서, 상기 가열처리가 저항 가열식 가열로(爐)에서 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  7. 제 1 항에 있어서, 상기 가열처리가 강광의 조사에 의해 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  8. 제 1 항에 있어서, 규소의 결정화를 촉진시키는 상기 금속원소로서 니켈이 사용되고, 상기 15족 원소로서 인(P)이 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  9. 제 1 항에 있어서, 상기 규소막으로부터 상기 15족 원소를 함유한 막으로 상기 금속원소를 이동시키는 상기 가열처리가 450∼750℃로 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  10. 규소의 결정화를 촉진시키는 금속원소의 작용에 의해 결정화된 규소막을 형성하는 공정;
    상기 규소막의 일부를 노출시키기 위한 마스크를 형성하는 공정;
    상기 규소막의 노출된 부분과 상기 마스크를 덮도록, 15족 원소를 함유한 제2 막을 형성하는 공정; 및
    가열처리를 행하여, 상기 규소막으로부터 상기 제2 막으로 상기 금속원소를 게터링하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  11. 제 10 항에 있어서, 규소의 결정화를 촉진시키는 상기 금속원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, Ge, Pb 및 In으로 이루어진 군으로부터 선택된 일 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  12. 제 10 항에 있어서, 상기 15족 원소로서 인(P)이 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  13. 제 10 항에 있어서, 상기 15족 원소로서, P, As 및 Sb로 이루어진 군으로부터 선택된 한 원소가 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  14. 제 10 항에 있어서, 상기 15족 원소를 함유한 제2 막에 레이저광 또는 다른 강광을 조사하여 인을 활성화시키는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  15. 제 10 항에 있어서, 상기 가열처리가 저항 가열식 가열로에서 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  16. 제 10 항에 있어서, 상기 가열처리가 강광의 조사에 의해 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  17. 제 10 항에 있어서, 규소의 결정화를 촉진시키는 상기 금속원소로서 니켈이 사용되고, 상기 15족 원소로서 인(P)이 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  18. 제 10 항에 있어서, 상기 규소막으로부터 상기 15족 원소를 함유한 제2 막으로 상기 금속원소를 게터링하는 상기 가열처리가 450∼750℃로 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  19. 비정질 규소막 상에 마스크를 형성하고 그 비정질 규소막의 일부를 노출시키는 공정;
    규소의 결정화를 촉진시키는 금속원소를 준비하는 공정;
    상기 비정질 규소막의 노출된 부분에 상기 금속원소를 선택적으로 도입하여, 금속원소가 도핑된 영역을 형성하는 공정;
    가열처리를 행하여, 상기 금속원소가 도핑된 영역으로부터 상기 규소막으로 상기 금속원소를 확산시켜, 금속원소가 확산된 규소막을 형성하는 공정;
    상기 마스크 상에 15족 원소를 함유한 규소막을 형성하여, 상기 금속원소가 도핑된 영역에서 상기 15족 원소를 함유한 규소막을 상기 금속원소가 확산된 규소막에 접촉시키는 공정; 및
    가열처리를 행하여, 상기 금속원소가 도핑된 영역을 통하여 상기 금속원소가 확산된 규소막으로부터 상기 15족 원소를 함유한 규소막으로 상기 금속원소를 이동시키는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  20. 제 19 항에 있어서, 규소의 결정화를 촉진시키는 상기 금속원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, Ge, Pb 및 In으로 이루어진 군으로부터 선택된 일 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  21. 제 19 항에 있어서, 상기 15족 원소로서 인(P)이 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  22. 제 19 항에 있어서, 상기 15족 원소로서, P, As 및 Sb로 이루어진 군으로부터 선택된 한 원소가 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  23. 제 19 항에 있어서, 상기 15족 원소를 함유한 규소막에 레이저광 또는 다른 강광을 조사하여 인을 활성화시키는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  24. 제 19 항에 있어서, 상기 가열처리가 저항 가열식 가열로에서 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  25. 제 19 항에 있어서, 상기 가열처리가 강광의 조사에 의해 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  26. 제 19 항에 있어서, 규소의 결정화를 촉진시키는 상기 금속원소로서 니켈이 사용되고, 상기 15족 원소로서 인(P)이 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  27. 제 19 항에 있어서, 상기 규소막으로부터 상기 15족 원소를 함유한 규소막으로 상기 금속원소를 이동시키는 상기 가열처리가 450∼750℃로 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  28. 비정질 규소막 상에 마스크를 형성하고 그 비정질 규소막의 일부를 노출시키는 공정;
    규소의 결정화를 촉진시키는 금속원소를 준비하는 공정;
    상기 비정질 규소막의 노출된 부분에 상기 금속원소를 선택적으로 도입하여, 금속원소가 도핑된 영역을 형성하는 공정;
    가열처리를 행하여, 상기 금속원소가 도핑된 영역으로부터 상기 규소막으로 상기 금속원소를 확산시켜, 금속원소가 확산된 규소막을 형성하는 공정;
    상기 마스크 상에 15족 원소를 함유한 규소막을 형성하여, 상기 금속원소가 도핑된 영역에서 상기 15족 원소를 함유한 규소막을 상기 금속원소가 확산된 규소막에 접촉시키는 공정; 및
    가열처리를 행하여, 상기 금속원소가 도핑된 영역을 통하여 상기 금속원소가 확산된 규소막으로부터 상기 15족 원소를 함유한 규소막으로 상기 금속원소를 게터링하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  29. 제 28 항에 있어서, 규소의 결정화를 촉진시키는 상기 금속원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, Ge, Pb 및 In으로 이루어진 군으로부터 선택된 일 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치 제작방법.
  30. 제 28 항에 있어서, 상기 15족 원소로서 인(P)이 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  31. 제 28 항에 있어서, 상기 15족 원소로서, P, As 및 Sb로 이루어진 군으로부터 선택된 한 원소가 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  32. 제 28 항에 있어서, 상기 15족 원소를 함유한 규소막에 레이저광 또는 다른 강광을 조사하여 인을 활성화시키는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  33. 제 28 항에 있어서, 상기 가열처리가 저항 가열식 가열로에서 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  34. 제 28 항에 있어서, 상기 가열처리가 강광의 조사에 의해 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  35. 제 28 항에 있어서, 규소의 결정화를 촉진시키는 상기 금속원소로서 니켈이 사용되고, 상기 15족 원소로서 인(P)이 사용되는 것을 특징으로 하는 반도체장치 제작방법.
  36. 제 28 항에 있어서, 상기 규소막으로부터 상기 15족 원소를 함유한 규소막으로 상기 금속원소를 게터링하는 상기 가열처리가 450∼750℃로 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  37. 규소를 포함하고, 규소의 결정화를 촉진시키는 금속의 작용에 의해 결정화된 반도체막을 형성하는 공정;
    15족 원소를 함유한 막을 상기 반도체막에 접촉시켜 형성하는 공정;
    상기 반도체막에 적외광을 조사하여, 상기 반도체막으로부터 상기 15족 원소를 함유한 막으로 상기 금속을 게터링하는 공정;
    상기 적외광 조사 후에 상기 반도체막을 패터닝하여 적어도 제1 및 제2 반도체 섬을 형성하는 공정; 및
    상기 적어도 제1 및 제2 반도체 섬을 사용하여 적어도 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 포함하는 적어도 하나의 CMOS 장치를 형성하는 공정을 포함하는 것을 특징으로 하는 마이크로프로세서 제작방법.
  38. 규소를 포함하고, 규소의 결정화를 촉진시키는 금속의 작용에 의해 결정화된 반도체막을 형성하는 공정;
    상기 반도체막의 일부를 노출시키기 위한 마스크를 형성하는 공정;
    상기 마스크와 상기 반도체막의 노출된 부분을 덮도록, 15족 원소를 함유한 막을 형성하는 공정;
    상기 반도체막에 적외광을 조사하여, 상기 반도체막으로부터 상기 15족 원소를 함유한 막으로 상기 금속을 게터링하는 공정;
    상기 적외광 조사 후에 상기 반도체막을 패터닝하여 적어도 제1 및 제2 반도체 섬을 형성하는 공정; 및
    상기 적어도 제1 및 제2 반도체 섬을 사용하여 적어도 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 포함하는 적어도 하나의 CMOS 장치를 형성하는 공정을 포함하는 것을 특징으로 하는 마이크로프로세서 제작방법.
  39. 규소를 포함하고, 규소의 결정화를 촉진시키는 금속의 작용에 의해 결정화된 비정질 반도체막을 형성하는 공정;
    상기 반도체막의 일부를 노출시키기 위한 마스크를 형성하는 공정;
    상기 마스크와 상기 반도체막의 노출된 부분을 덮도록, 비정질 규소를 포함하는 게터링막을 형성하는 공정;
    상기 반도체막에 적외광을 조사하여, 상기 반도체막으로부터 상기 게터링막으로 상기 금속을 게터링하는 공정;
    상기 적외광 조사 후에 상기 반도체막을 패터닝하여 적어도 제1 및 제2 반도체 섬을 형성하는 공정; 및
    상기 적어도 제1 및 제2 반도체 섬을 사용하여 적어도 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 포함하는 적어도 하나의 CMOS 장치를 형성하는 공정을 포함하는 것을 특징으로 하는 마이크로프로세서 제작방법.
  40. 제 37 항, 제 38 항, 제 39 항 중 어느 한 항에 있어서, 상기 적외광이 램프에 의해 방출되는 것을 특징으로 하는 마이크로프로세서 제작방법.
  41. 제 37 항 또는 제 38 항에 있어서, 상기 15족 원소로서, P, As 및 Sb로 이루어진 군으로부터 선택된 한 원소가 사용되는 것을 특징으로 하는 마이크로프로세서 제작방법.
  42. 규소를 포함하는 반도체막에 규소의 결정화를 촉진시키는 금속을 제공하는 공정;
    상기 금속이 제공된 상기 반도체막을 결정화하여 결정성 반도체막을 형성하는 공정;
    상기 결정성 반도체막 위에, 게터링 원소를 함유한 막을 형성하는 공정;
    적외광 조사에 의해, 상기 결정성 반도체막으로부터 상기 게터링 원소를 함유한 막으로 상기 금속을 게터링하는 공정;
    상기 적외광 조사 후에 상기 반도체막을 패터닝하여 적어도 제1 및 제2 반도체 섬을 형성하는 공정; 및
    상기 적어도 제1 및 제2 반도체 섬을 사용하여 적어도 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 포함하는 적어도 하나의 CMOS 장치를 형성하는 공정을 포함하는 것을 특징으로 하는 마이크로프로세서 제작방법.
  43. 규소를 포함하는 반도체막에 규소의 결정화를 촉진시키는 금속을 제공하는 공정;
    상기 금속이 제공된 상기 반도체막을 결정화하여 결정성 반도체막을 형성하는 공정;
    상기 결정성 반도체막 위에, 게터링 원소를 함유한 막을 형성하는 공정;
    적외광 조사에 의해, 상기 결정성 반도체막으로부터 상기 게터링 원소를 함유한 막으로 상기 금속을 게터링하는 공정;
    상기 적외광 조사 후에 상기 반도체막을 패터닝하여 적어도 제1 및 제2 반도체 섬을 형성하는 공정; 및
    상기 적어도 제1 및 제2 반도체 섬을 사용하여 적어도 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 포함하는 적어도 하나의 CMOS 장치를 형성하는 공정을 포함하고;
    상기 게터링이 질소를 함유한 분위기에서 행해지는 것을 특징으로 하는 마이크로프로세서 제작방법.
  44. 규소를 포함하는 반도체막에 규소의 결정화를 촉진시키는 금속을 제공하는 공정;
    상기 금속이 제공된 상기 반도체막을 결정화하여 결정성 반도체막을 형성하는 공정;
    상기 결정성 반도체막 위에, 게터링 원소를 함유한 막을 형성하는 공정;
    상기 결정성 반도체막 위에 형성된 상기 게터링 원소를 함유한 막을 가열하여, 상기 결정성 반도체막으로부터 상기 게터링 원소를 함유한 막으로 상기 금속을 게터링하는 공정;
    상기 가열 후에 상기 반도체막을 패터닝하여 적어도 제1 및 제2 반도체 섬을 형성하는 공정; 및
    상기 적어도 제1 및 제2 반도체 섬을 사용하여 적어도 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 포함하는 적어도 하나의 CMOS 장치를 형성하는 공정을 포함하고;
    상기 가열이 질소를 함유한 분위기에서 행해지는 것을 특징으로 하는 마이크로프로세서 제작방법.
  45. 규소를 포함하는 반도체막에 규소의 결정화를 촉진시키는 금속을 제공하는 공정;
    상기 금속이 제공된 상기 반도체막을 결정화하여 결정성 반도체막을 형성하는 공정;
    상기 결정성 반도체막 위에, 게터링 원소를 함유한 막을 형성하는 공정;
    광 조사에 의해 상기 결정성 반도체막으로부터 상기 게터링 원소를 함유한 막으로 상기 금속을 게터링하는 공정;
    상기 광 조사 후에 상기 반도체막을 패터닝하여 적어도 제1 및 제2 반도체 섬을 형성하는 공정; 및
    상기 적어도 제1 및 제2 반도체 섬을 사용하여 적어도 n채널형 박막트랜지스터와 p채널형 박막트랜지스터를 포함하는 적어도 하나의 CMOS 장치를 형성하는 공정을 포함하는 것을 특징으로 하는 마이크로프로세서 제작방법.
  46. 제 44 항에 있어서, 상기 가열이 저항 가열식 가열로에 의해 행해지는 것을 특징으로 하는 마이크로프로세서 제작방법.
  47. 제 42 항에 있어서, 상기 반도체막의 일부를 노출시키기 위한 마스크를 형성하는 공정을 더 포함하고, 상기 게터링 중에, 상기 게터링 원소를 함유한 막이 상기 마스크와 상기 반도체막의 노출된 부분 위에 제공되는 것을 특징으로 하는 마이크로프로세서 제작방법.
  48. 제 43 항에 있어서, 상기 반도체막의 일부를 노출시키기 위한 마스크를 형성하는 공정을 더 포함하고, 상기 게터링 중에, 상기 게터링 원소를 함유한 막이 상기 마스크와 상기 반도체막의 노출된 부분 위에 제공되는 것을 특징으로 하는 마이크로프로세서 제작방법.
  49. 제 44 항에 있어서, 상기 반도체막의 일부를 노출시키기 위한 마스크를 형성하는 공정을 더 포함하고, 상기 게터링 중에, 상기 게터링 원소를 함유한 막이 상기 마스크와 상기 반도체막의 노출된 부분 위에 제공되는 것을 특징으로 하는 마이크로프로세서 제작방법.
  50. 제 45 항에 있어서, 상기 반도체막의 일부를 노출시키기 위한 마스크를 형성하는 공정을 더 포함하고, 상기 게터링 중에, 상기 게터링 원소를 함유한 막이 상기 마스크와 상기 반도체막의 노출된 부분 위에 제공되는 것을 특징으로 하는 마이크로프로세서 제작방법.
  51. 제 37 항, 제 38 항, 제 39 항, 제 42 항, 제 43 항 중 어느 한 항에 있어서, 상기 적외광이 크세논 램프에 의해 방출되는 것을 특징으로 하는 마이크로프로세서 제작방법.
  52. 제 37 항, 제 38 항, 제 39 항, 제 42 항, 제 43 항, 제 44 항, 제 45 항 중 어느 한 항에 있어서, 규소의 결정화를 촉진시키는 상기 금속이 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, Ge, Pb 및 In으로 이루어진 군으로부터 선택된 일 종류 또는 다수 종류의 원소인 것을 특징으로 하는 마이크로프로세서 제작방법.
  53. 제 37 항, 제 38 항, 제 39 항, 제 42 항, 제 43 항, 제 44 항, 제 45 항 중 어느 한 항에 있어서, CPU가 상기 CMOS 장치를 포함하는 것을 특징으로 하는 마이크로프로세서 제작방법.
KR10-1998-0028297A 1997-07-14 1998-07-14 반도체장치제작방법 KR100483819B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9-205345 1997-07-14
JP20534597A JP3295346B2 (ja) 1997-07-14 1997-07-14 結晶性珪素膜の作製方法及びそれを用いた薄膜トランジスタ

Publications (2)

Publication Number Publication Date
KR19990013835A KR19990013835A (ko) 1999-02-25
KR100483819B1 true KR100483819B1 (ko) 2005-06-16

Family

ID=16505360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0028297A KR100483819B1 (ko) 1997-07-14 1998-07-14 반도체장치제작방법

Country Status (3)

Country Link
US (3) US6242290B1 (ko)
JP (1) JP3295346B2 (ko)
KR (1) KR100483819B1 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3621151B2 (ja) * 1994-06-02 2005-02-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6326248B1 (en) * 1994-06-02 2001-12-04 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor device
US7075002B1 (en) * 1995-03-27 2006-07-11 Semiconductor Energy Laboratory Company, Ltd. Thin-film photoelectric conversion device and a method of manufacturing the same
JP4056571B2 (ja) 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3830623B2 (ja) 1997-07-14 2006-10-04 株式会社半導体エネルギー研究所 結晶性半導体膜の作製方法
JP3295346B2 (ja) * 1997-07-14 2002-06-24 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及びそれを用いた薄膜トランジスタ
US7166500B2 (en) * 1997-10-21 2007-01-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2000039628A (ja) 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
US6518594B1 (en) * 1998-11-16 2003-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor devices
US6277679B1 (en) 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
JP4472073B2 (ja) 1999-09-03 2010-06-02 株式会社半導体エネルギー研究所 表示装置及びその作製方法
US7232742B1 (en) * 1999-11-26 2007-06-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes forming a material with a high tensile stress in contact with a semiconductor film to getter impurities from the semiconductor film
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
US7045444B2 (en) * 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
US6858480B2 (en) * 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TWI221645B (en) * 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2002231627A (ja) * 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
US7141822B2 (en) * 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5088993B2 (ja) 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6812081B2 (en) * 2001-03-26 2004-11-02 Semiconductor Energy Laboratory Co.,.Ltd. Method of manufacturing semiconductor device
US20060049428A1 (en) * 2002-07-05 2006-03-09 Van Der Zaag Pieter J Tft electronic devices and their manufacture
US6861338B2 (en) * 2002-08-22 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method of manufacturing the same
US7374976B2 (en) * 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
US7507617B2 (en) * 2003-12-25 2009-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7276402B2 (en) * 2003-12-25 2007-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
DE102004014435A1 (de) * 2004-03-24 2005-11-17 Siemens Ag Anordnung mit einem integrierten Schaltkreis
US8088676B2 (en) * 2005-04-28 2012-01-03 The Hong Kong University Of Science And Technology Metal-induced crystallization of amorphous silicon, polycrystalline silicon thin films produced thereby and thin film transistors produced therefrom
US8216924B2 (en) * 2009-10-16 2012-07-10 Cree, Inc. Methods of fabricating transistors using laser annealing of source/drain regions
KR101041147B1 (ko) 2010-04-07 2011-06-13 삼성모바일디스플레이주식회사 박막 트랜지스터, 박막 트랜지스터의 액티브층의 제조 방법 및 표시 장치
US8871582B2 (en) 2013-03-15 2014-10-28 Globalfoundries Inc. Methods of forming a semiconductor device with a protected gate cap layer and the resulting device
US8906754B2 (en) * 2013-03-15 2014-12-09 Globalfoundries Inc. Methods of forming a semiconductor device with a protected gate cap layer and the resulting device

Family Cites Families (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT380974B (de) 1982-04-06 1986-08-11 Shell Austria Verfahren zum gettern von halbleiterbauelementen
JPS60119733A (ja) 1983-12-01 1985-06-27 Fuji Electric Corp Res & Dev Ltd シリコン板の重金属ゲッタリング方法
US5085711A (en) 1989-02-20 1992-02-04 Sanyo Electric Co., Ltd. Photovoltaic device
JP2671494B2 (ja) * 1989-05-16 1997-10-29 富士通株式会社 ゲッタリング方法
US5229306A (en) 1989-12-27 1993-07-20 Texas Instruments Incorporated Backside gettering method employing a monocrystalline germanium-silicon layer
JP2874241B2 (ja) 1990-02-05 1999-03-24 富士通株式会社 半導体装置のドライクリーニング方法
US5147826A (en) 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JP3556679B2 (ja) * 1992-05-29 2004-08-18 株式会社半導体エネルギー研究所 電気光学装置
DE4133644A1 (de) 1991-10-11 1993-04-15 Nukem Gmbh Halbleiterbauelement, verfahren zu dessen herstellung sowie hierzu benutzte anordnung
JP2784615B2 (ja) 1991-10-16 1998-08-06 株式会社半導体エネルギー研究所 電気光学表示装置およびその駆動方法
US5244819A (en) 1991-10-22 1993-09-14 Honeywell Inc. Method to getter contamination in semiconductor devices
JP2726583B2 (ja) 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 半導体基板
US5441899A (en) * 1992-02-18 1995-08-15 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing substrate having semiconductor on insulator
JP3173854B2 (ja) 1992-03-25 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置
US5899709A (en) 1992-04-07 1999-05-04 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device using anodic oxidation
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5604360A (en) 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
JP3024409B2 (ja) 1992-12-25 2000-03-21 日本電気株式会社 半導体装置の製造方法
US5843225A (en) 1993-02-03 1998-12-01 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor and process for fabricating semiconductor device
JPH06296023A (ja) 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
EP0612102B1 (en) * 1993-02-15 2001-09-26 Semiconductor Energy Laboratory Co., Ltd. Process for the fabrication of a crystallised semiconductor layer
US5275851A (en) 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
JP3193803B2 (ja) 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
US5624851A (en) * 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
JP3359689B2 (ja) 1993-03-12 2002-12-24 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
TW241377B (ko) 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
KR100203982B1 (ko) * 1993-03-12 1999-06-15 야마자끼 순페이 반도체장치 및 그의 제작방법
TW278219B (ko) 1993-03-12 1996-06-11 Handotai Energy Kenkyusho Kk
US5501989A (en) 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
JP3190482B2 (ja) 1993-05-21 2001-07-23 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5481121A (en) 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
KR100186886B1 (ko) * 1993-05-26 1999-04-15 야마자끼 승페이 반도체장치 제작방법
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
US5488000A (en) 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
KR100294026B1 (ko) * 1993-06-24 2001-09-17 야마자끼 순페이 전기광학장치
TW369686B (en) 1993-07-27 1999-09-11 Semiconductor Energy Lab Corp Semiconductor device and process for fabricating the same
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
US5492843A (en) 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2762215B2 (ja) * 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
US5736420A (en) * 1993-08-20 1998-04-07 National Semiconductor Corporation Process for fabricating read only memories, with programming step performed midway through the fabrication process
JP2814049B2 (ja) 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5612250A (en) 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
JP3562590B2 (ja) 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
JP2860869B2 (ja) 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5654203A (en) * 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
KR100319332B1 (ko) 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3378078B2 (ja) 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3067949B2 (ja) 1994-06-15 2000-07-24 シャープ株式会社 電子装置および液晶表示装置
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5796116A (en) 1994-07-27 1998-08-18 Sharp Kabushiki Kaisha Thin-film semiconductor device including a semiconductor film with high field-effect mobility
US5426061A (en) 1994-09-06 1995-06-20 Midwest Research Institute Impurity gettering in semiconductors
US5712191A (en) 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US5789284A (en) 1994-09-29 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor thin film
US5915174A (en) 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
JP3942651B2 (ja) * 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3486240B2 (ja) 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
KR100265179B1 (ko) 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
TW448584B (en) 1995-03-27 2001-08-01 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same
US5977559A (en) 1995-09-29 1999-11-02 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor having a catalyst element in its active regions
US5597747A (en) 1995-12-15 1997-01-28 Industrial Technology Research Institute Method of making inverted thin film transistor using backsick exposure and negative photoresist
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100440083B1 (ko) * 1996-01-23 2004-10-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체박막제작방법
JP3476320B2 (ja) * 1996-02-23 2003-12-10 株式会社半導体エネルギー研究所 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法
US5625851A (en) * 1996-03-08 1997-04-29 Boxer; William M. Extendable guide rail for a bellows type camera
JP3593212B2 (ja) * 1996-04-27 2004-11-24 株式会社半導体エネルギー研究所 表示装置
JP3973723B2 (ja) * 1997-02-12 2007-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3295346B2 (ja) * 1997-07-14 2002-06-24 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及びそれを用いた薄膜トランジスタ
JP3754184B2 (ja) * 1997-07-16 2006-03-08 株式会社半導体エネルギー研究所 薄膜トランジスタを備えたフラットパネルディスプレイの作製方法
JP3974229B2 (ja) * 1997-07-22 2007-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
US6218219B1 (en) * 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6246070B1 (en) 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP4493741B2 (ja) * 1998-09-04 2010-06-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6346070B1 (en) * 1998-12-25 2002-02-12 Mitsui Chemicals Inc Catalyst for polyester production, process for producing polyester using the catalyst, polyester obtained by the process, and uses of the polyester
US6281552B1 (en) * 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions
JP2001007342A (ja) * 1999-04-20 2001-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Also Published As

Publication number Publication date
KR19990013835A (ko) 1999-02-25
US20030036225A1 (en) 2003-02-20
US20040106239A1 (en) 2004-06-03
US6664144B2 (en) 2003-12-16
US6242290B1 (en) 2001-06-05
JP3295346B2 (ja) 2002-06-24
US7026197B2 (en) 2006-04-11
JPH1131824A (ja) 1999-02-02

Similar Documents

Publication Publication Date Title
KR100483819B1 (ko) 반도체장치제작방법
JP3830623B2 (ja) 結晶性半導体膜の作製方法
KR100627598B1 (ko) 반도체 장치 제조 방법
US6864127B2 (en) Semiconductor device and method of fabricating the same
JPH118393A (ja) 半導体装置の作製方法
JPH10223532A (ja) 半導体の作製方法及び半導体装置の作製方法
JPH10214974A (ja) 半導体装置およびその作製方法
JP4242461B2 (ja) 半導体装置の作製方法
JP4409529B2 (ja) 半導体装置の作製方法
JP3857289B2 (ja) 結晶性珪素膜の作製方法
JP3819249B2 (ja) 薄膜トランジスタの作製方法
JP4141653B2 (ja) 半導体装置の作製方法及び集積回路の作製方法
JP3830769B2 (ja) 結晶性半導体膜の作製方法
JPH1168111A (ja) 半導体装置の作製方法
JP2004260202A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130318

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140320

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee