KR100544040B1 - 반도체장치제조방법 - Google Patents

반도체장치제조방법 Download PDF

Info

Publication number
KR100544040B1
KR100544040B1 KR1019980006049A KR19980006049A KR100544040B1 KR 100544040 B1 KR100544040 B1 KR 100544040B1 KR 1019980006049 A KR1019980006049 A KR 1019980006049A KR 19980006049 A KR19980006049 A KR 19980006049A KR 100544040 B1 KR100544040 B1 KR 100544040B1
Authority
KR
South Korea
Prior art keywords
mask
semiconductor film
film
crystallization
region
Prior art date
Application number
KR1019980006049A
Other languages
English (en)
Other versions
KR19980071715A (ko
Inventor
순페이 야마자키
히사시 오타니
히데토 오누마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR19980071715A publication Critical patent/KR19980071715A/ko
Application granted granted Critical
Publication of KR100544040B1 publication Critical patent/KR100544040B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate

Abstract

니켈을 이용하여 비정질 실리콘막을 결정화함으로써 얻은 결정성 실리콘막을 사용하여 안정성 있는 특성을 지닌 TFT를 얻는다. 마스크(109)를 이용하여 영역(111, 112)에 인 이온을 주입한다. 다음에, 영역(113)에 존재하는 니켈을 영역(111, 112)에 게터링하기 위해 열 처리를 행한다. 다음에, 마스크(109)를 사이드 에칭하여 패턴(115)을 얻는다. 다음으로, 영역(113)을 패터닝하기 위해 패턴(115)을 사용하여 영역(111, 112)을 제거한다. 따라서, 니켈 원소가 제거된 영역(116)을 얻는다. 이 영역(116)을 활성층으로 이용하여 TFT를 제조한다.

Description

반도체 장치 제조 방법
발명의 분야
본 명세서에 개시되어 있는 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 박막 트랜지스터를 이용하여 구성된 회로 및 장치에 관한 것이다.
관련 기술의 설명
지금까지, 박막 반도체 또는 실리콘 반도체막을 특히 기판 상에 형성하여 구성된 박막 트랜지스터(이하, TFT 등)가 공지되어 있다.
이러한 TFT가 각종 집적 회로에 이용되지만, 종종 그것은 특히 능동 매트릭스형 액정 디스플레이에 이용된다. 능동 매트릭스형 액정 디스플레이는, 매트릭스로 배열된 화소 전극 각각에서 스위칭 소자로서 TFT를 배치한 구조를 갖는다. 또한, 매트릭스 회로 뿐만 아니라 그 주변 구동 회로가 TFT로 구성(주변 구동 회로 일체형 디스플레이)되는 액정 디스플레이가 공지되어 있다.
TFT는 또한 각종 집적 회로 및 다층 구조 집적 회로(입체형 IC)에도 이용된다.
TFT에 이용된 실리콘막으로서, 플라즈마 CVD법 등의 화학 기상 증착법에 의해 형성되는 비정질 실리콘막을 이용하는 것이 편리하다. 이런 기술은 거의 확립되었다고 말할 수도 있다.
그러나, 비정질 실리콘막을 이용하는 TFT는 일반적인 반도체 집적 회로에 이용된 단결정 반도체를 이용하는 것보다 훨씬 낮은 전기적 특성을 지닌다. 그러므로, 그것은 능동 매트릭스 회로의 스위칭 소자 등과 같이 제한적 용도로만 사용되고 있는 것이 현 실정이다.
앞으로의 기술 추세로서, 능동 매트릭스 회로, 주변 구동 회로, 화상 처리 회로, 발진 회로 등이 하나의 동일 기판 상에 집적화된 구성을 실현하는 것이 요구되고 있다.
비정질 실리콘막을 이용하는 TFT의 특성을 향상시키기 위하여, 비정질 실리콘막 대신에 결정성 실리콘막을 이용할 수도 있다. 단결정 실리콘 이외에 결정성을 지닌 실리콘막은 다결정 실리콘, 폴리실리콘, 미결정 실리콘 등으로 불린다.
결정성을 지닌 이러한 실리콘막은, 먼저 비정질 실리콘막을 형성하고 나서 이를 가열(어닐링) 처리하여 결정화함으로써 얻어진다. 이런 방법을 고상 성장법(solid phase growth)이라 하는데, 이는 고체 상태를 유지하는 동안 비정질 상태가 결정 상태로 변화하기 때문이다.
그러나, 실리콘의 고상 성장법은 600℃ 이상의 가열 온도와 20시간 이상의 가열 시간을 필요로 하고, 저렴한 유리 기판을 기판으로서 사용하는 것이 어려운 문제점이 있다.
예를 들면, 능동 매트릭스형 액정 디스플레이에 이용한 Corning사의 유리는 593℃의 유리 변형점을 갖고, 기판의 증가된 면적을 고려할 때 600℃ 이상의 온도에서 어닐링을 행해야 하는 문제점이 있다.
또한 생산성의 관점에서 보면 결정화를 위한 열 처리 시간이 20시간 이상 소요된다는 또다른 문제점이 있다.
이런 문제점들을 해소하기 위하여, 본 발명자들은 비정질 실리콘막의 표면상에 니켈 및 팔라듐 등의 소정의 금속 원소를 미량으로 침적(deposit)하고 나서, 이를 열 처리함으로써 약 4시간의 처리 시간 및 550℃의 처리 온도에서 결정화를 달성할 수 있게 하는 기술을 개발하였었다(일본 특허 공개 공보 제 6-244103 호, 그 개시내용이 본 명세서에 참조로 포함되어 있다).
4시간 동안 600℃에서 어닐링할 때 더 양호한 결정성을 지닌 실리콘막을 얻는 것이 가능하다.
이런 기술은 높은 생산성으로 저렴한 유리 기판 상에 대면적을 갖는 결정성 실리콘막을 얻을 수 있게 한다.
상기한 바와 같이 미량의 금속 원소(결정화를 촉진하는 금속 원소)를 도입하는 방법으로서, 일본 특허 공개 공보 제 6-244104 호에 개시되어 있는 바와 같이 스퍼터링법에 의해 금속 원소나 그 화합물의 피막을 침적하는 방법과, 일본 특허 공개 공보 제 7-130652 호에 개시되어 있는 바와 같이 스핀 코팅 등에 의해 금속 원소나 그 화합물의 피막을 형성하는 방법과, 일본 특허 공개 공보 제 7-335548 호에 개시되어 있는 바와 같이 열분해, 플라즈마 분해 등의 수단에 의해 금속 원소를 함유한 기체를 분해하여 피막을 형성하는 방법이 있다. 상기 공개 공보에 개시된 내용은 참조로서 본 명세서에 포함되어 있다.
또한, 금속 원소를 특정 부분에 대해서 선택적으로 도입하고, 그 후 금속 원소가 도입된 부분으로부터 주변 부분까지 결정 성장의 범위를 넓히는 방법(횡성장법)이 있다. 이러한 방법에 의해 얻어진 결정 실리콘은 결정 구조에 방향성을 갖게 되고, 방향성에 대해서 매우 우수한 특성을 나타낸다.
소정 종류의 금속 원소, 예를 들면, 니켈 등을 이용하여 결정성 실리콘막을 제조하는 방법은 상술한 바와 같이 매우 우수하다. 그러나, 이러한 결정성 실리콘막을 이용하여 TFT를 제조하는 경우 그 소자의 특성이 변화하고 신뢰도가 낮아지는 문제점이 있다는 것을 발견하였다.
따라서, 본 명세서에 기술한 본 발명의 목적은, 금속 원소를 이용하여 얻은 결정성 실리콘막을 이용함으로서 TFT를 제조하는데 있어서 소자의 특성 변화가 적은 TFT를 얻을 수 있는 기술을 제공하는데 있다.
본 명세서에 개시되어 있는 본 발명의 한 특징에 의하면, 반도체 장치를 제조하는 방법은, 도 1a 내지 2i에 제조 공정의 일예가 도시되어 있는 바와 같이, 실리콘의 결정화를 촉진하는 금속 원소를 이용하여 절연 표면상에 결정성 실리콘막(107)을 형성하는 단계(도 1a 및 도 1b); 상기 결정성 실리콘막 상에 마스크(109)를 형성하는 단계(도 1c); 상기 마스크(109)를 이용하여 결정성 실리콘막의 특정 영역(111, 112)에 금속 원소를 게터링(gettering)하는 단계(도 2e); 및 상기 마스크(109)(사이드 에칭될 때 부분(115)으로됨)을 이용하여 장치의 활성층(116)을 형성하는 단계(도 2h)를 포함하고 있다.
본 발명의 또다른 구성에 의하면, 반도체 장치를 제조하는 방법은, 실리콘의 결정화를 촉진하는 금속 원소를 이용하여 절연 표면상에 결정성 실리콘막을 형성하는 단계; 상기 결정성 실리콘막 상에 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 결정성 실리콘막에 대해 질소, 인, 비소, 안티몬, 창연 중에서 선택된 원소를 선택적으로 도핑하는 단계; 도핑된 영역에 금속 원소를 게터링하도록 열 처리를 행하는 단계; 및 상기 마스크를 이용하여 상기 도핑된 영역을 제거하는 단계를 포함하고 있다. 상술한 구성에서 도펀트로서 가장 효과적인 것은 인이다.
본 발명의 다른 구성에 의하면, 반도체 장치를 제조하는 방법은, 실리콘의 결정화를 촉진하는 금속 원소를 이용하여 절연 표면상에 결정성 실리콘막을 형성하는 단계; 상기 결정성 실리콘막 상에 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 결정성 실리콘막에 대해 질소, 인, 비소, 안티몬, 창연 중에서 선택된 원소를 선택적으로 도핑하는 단계; 도핑된 영역에 금속 원소를 게터링하도록 열 처리를 행하는 단계; 및 상기 마스크를 이용하여 금속 원소를 게터링한 영역을 이용해서 장치의 활성층을 형성하는 단계를 포함하고 있다.
본 발명의 기타 다른 구성에 의하면, 반도체 장치를 제조하는 방법은, 구체적인 그 제조 공정이 도 1a 내지 도 2i에 도시되어 있는 바와 같이, 실리콘의 결정화를 촉진하는 금속 원소를 이용하여 절연 표면상에 결정성 실리콘막(107)을 형성하는 단계(도 1a 및 도 1b); 상기 결정성 실리콘막(107) 상에 마스크(109)를 형성하는 단계(도 1c); 상기 마스크(109)를 이용하여 상기 결정성 실리콘막에 대해 질소, 인, 비소, 안티몬, 창연 중에서 선택된 원소(이 경우에는 인)를 선택적으로 도핑하는 단계(도 1d); 도핑된 영역(111, 112)에 금속 원소를 게터링하도록 열 처리를 행하는 단계(도 2e); 및 마스크(113)를 이용하여 자기정합(self-alignment) 방식으로 상기 도핑된 영역에 인접한 게터링된 영역의 영역을 에칭하는 단계(도 2h)를 포함하고 있다. 게터링 효과를 기대할 수 있다면, 인 대신에 다른 원소를 도입하는 것도 가능하다.
상술한 공정들은, 인이 마스크(109)를 이용하여 도핑되고, 상기 마스크(109)를 사이드 에칭하여 얻은 패턴(115)을 이용하여 패턴(116)이 얻어지는 것을 특징으로 하고 있다.
그것은 영역(111, 112)에 인접한 마스크(113)의 영역을 제거할 수가 있고, 니켈 원소가 영역(116)에 영향을 미치는 것을 억제할 수 있다.
본 명세서에 개시된 본 발명에서는, 실리콘의 결정화를 촉진하는 금속 원소로서 니켈(Ni)을 이용하는 것이 가장 바람직하다.
또한, 실리콘의 결정화를 촉진하는 금속 원소로서, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au 중에서 선택된 하나 또는 복수 종류의 금속 원소를 이용할 수도 있다.
또한, 결정성 실리콘막 대신에 SixGe1-x (0 ＜ x ＜ 1)로서 나타내어지는 화합물막을 이용할 수도 있다. 이런 경우에, 비정질 실리콘막, 이를테면 출발막은 SixGe1-x (0 ＜ x ＜ 1)로 나타내어진 화합물막으로 이루어질 수도 있다.
본 발명의 다른 목적들과 마찬가지로, 본 발명의 특정 성질 및 그 이점들은 첨부한 도면 및 하기의 상세한 설명으로부터 명확해질 것이다.
[제 1 실시예]
도 1a-1d, 도 2e-2i, 3j-3m은 제 1 실시예를 따르는 TFT를 제조하는 단계들을 개략적으로 도시하는 도면들이다. 먼저, 플라즈마 CVD법이나 스퍼터링법에 의해, 도 1a에 도시한 바와 같이, 유리 기판(101) 상에 하지막으로서 300nm의 두께가 되도록 산화실리콘막을 형성한다.
다음으로, 비정질 실리콘막(103)을 감압열(low pressure thermal) CVD법으로 50nm의 두께가 되도록 형성한다. 비정질 실리콘막의 두께는 20 내지 100nm의 범위에서 선택될 수 있다.
비정질 실리콘막 이외에, SixGe1-x로서 나타내어지는 실리콘 함유 화합물을 이용할 수도 있다.
또한, 비도시된 산화실리콘막을 플라즈마 CVD법으로 120nm의 두께가 되도록 형성한다. 다음으로, 산화실리콘막을 패터닝하여 마스크(104)를 형성한다.
상기 마스크(104) 상에 슬릿형 개구(105)를 형성한다. 이 개구(105)는 도 1a에 도시되어 있는 바와 같이, 도면의 정면으로부터 도면의 깊이 방향의 길이 방향으로 얇고 길다란 모양을 갖는다.
다음으로, 10ppm(중량 환산) 농도의 니켈을 함유한 니켈 초산염 용액을 가하고, 그 여분의 용액은 스피너(spinner)로 제거한다. 따라서, 도 1a에서 도면 부호(106)로 표시된 것처럼 니켈 원소가 시료의 표면과 계속 접촉하고 있는 상태를 얻는다.
도 1a에 도시한 상태에서는, 니켈 원소가 개구(105)의 영역에서 비정질 실리콘막(103)의 표면과 선택적으로 접촉하고 있다.
니켈을 도입하는 방법으로서, 플라즈마 CVD법, 니켈을 함유한 전극으로부터 방전시키는 플라즈마 처리, 기체 흡수법, 이온 주입법 등의 방법이 있다.
다음으로, 이 시료를 600℃의 온도로 질소 분위기 내에서 4시간 동안 가열한다. 이 단계에서, 개구(105)가 비정질 실리콘막 내에 제공되는 영역으로부터 니켈 원소가 확산되며, 이로써 도 1b에 도시되어 있는 바와 같이, 화살표(106)로 표시한 것처럼 결정화가 진행한다. 이 결정화는 기판에 평행한 방향을 따라서 진행하는 특이한 것으로서 관찰되어진다. 따라서, 화살표(106)로 나타낸 바와 같이 기판에 평행한 방향으로 결정 성장이 진행된 결정성 실리콘막(107)이 얻어진다.
결정화를 위한 상기의 가열 조건은 550 내지 700℃의 온도 범위에서 선택된다. 니켈 원소를 이용하는 경우에는 가열 온도를 높이는 것이 그렇게 효과적인 것은 아니다.
결정화가 완료된 이후에, 산화실리콘막으로된 마스크(104)를 제거한다. 다음으로, 적외선을 조사하여 실리콘막을 어닐링한다. 이 단계는 결정화가 진행된 영역에서 결함을 감소시키어 결정성을 높인다.
적외선이 아닌 자외선 영역에서 엑시머 레이저를 조사하는 것도 가능하다. 레이저광의 조사는 막 내에서 비평형 상태를 촉진하고 니켈 원소의 제거를 용이하게 하는데 효과적이다. 물론 결정화를 촉진하는 효과도 있다.
다음으로, 비도시된 질화실리콘막 및 산화실리콘막이 플라즈마 CVD법에 의해 각각 200nm의 두께가 되도록 형성된다. 다음으로, 도 1c에 도시되어 있는 바와 같이, 레지스트 마스크(108)를 형성하고 드라이 에칭에 의해 패터닝하기 전에 산화실리콘막 및 질화실리콘막을 형성한다.
따라서, 산화실리콘막의 패턴(109) 및 질화실리콘막의 패턴(110)이 박층화된 상태를 얻는다. 이 박층화된 패턴은 결정성 실리콘막(107)이 성장된 영역 상에 형성된다.
다음으로, 도 1d에 도시되어 있는 바와 같이, 노출된 실리콘막의 표면상에 인을 도핑한다. 여기서, 인 이온들은 플라즈마 도핑을 이용하여 영역(111, 112)으로 가속 및 주입된다.
비록, 이온들을 가속 및 주입함으로써 인 이온들을 도핑하는 경우가 여기에 나타나 있지만, 도핑 방법으로서 하기와 같은 기타 다른 도핑법을 채용하는 것도 가능하다. 즉, 다른 도핑 방법은,
(1) 인을 함유한 막을 형성하고 레이저 어닐링이나 열 처리를 행하는 단계;
(2) PSG막 등과 같이 용액을 가하여 형성되는 인 함유 막을 형성하고 레이저 어닐링이나 열 처리를 행하는 단계; 및
(3) 인을 함유한 분위기 내에서 레이저 어닐링을 행하는 단계를 포함한다.
다음으로, 2시간 동안 600℃의 온도로 질소 분위기 내에서 열 처리를 행한다. 열 처리의 조건은 400℃로부터 기판의 변형점까지의 범위에서 선택한다. 일반적으로 그 조건은 400 내지 650℃의 온도 범위에서 선택한다.
이 열 처리를 통하여, 니켈 원소는 도 2e에서 화살표(114)로 나타낸 바와 같이 영역(113)에서 영역(111, 112)으로 이동한다. 즉, 영역(113)에 존재하는 니켈 원소는 영역(111, 112)으로 게터링된다.
이런 현상은 다음과 같은 이유로 인해 관찰된다:
(1) 영역(111, 112)에 대해 선택적으로 도핑된 인이 니켈과 결합하기가 쉽다.
(2) 영역(111, 112)은 도핑 중에 손상되었고 니켈을 트랩(trap)하는 결함(defect)이 고밀도로 형성되었다. 그러므로, 니켈 원소는 상기 영역(111, 112)으로의 이동이 용이하다.
인은 Ni3P, Ni5P2, Ni2P, Ni3P2, Ni2P3, NiP2, 및 NiP3로 나타내듯이 다양한 방법으로 니켈과 결합하고, 이 결합 상태는 적어도 약 700℃이하 온도의 분위기에서는 매우 안정하다. 따라서, 니켈은 영역(113)에서 영역(111, 112)으로, 일방으로 이동한다.
영역(113)에서의 니켈 원소의 농도는, 도 2e에서 도시한 단계를 통해, 영역(111, 112)의 농도에 비해 수 배 감소된다.
도 4는 본 실시예와 유사한 조건하에서 처리한 시료에 대해, 인이 도핑된 영역(도 2e의 영역(111)에 대응하는 영역) 및 도핑되지 않은 영역(도 2e의 영역(113)에 대응하는 영역)에서의 잔류 니켈 원소의 농도를 SIMS(secondary ion mass spectroscopy)로 측정한 결과를 도시하고 있다.
도 4에서 측정 곡선(A)은 인 이온이 가속 및 주입된 영역에서의 니켈 원소의 농도를 나타낸다. 도 4에서 측정 곡선(B)은 인 이온이 가속 주입되지 않은 영역에서의 니켈 원소의 농도를 나타낸다.
인 이온이 주입되지 않고 열 처리가 행해지지 않은 때, 상기 두 영역에서의 농도에 있어서는 특별한 차이는 없었음이 확인되었다는 점은 주목된다.
도 2e에서 도시한 단계를 종료한 후에, 도 2f에 도시되어 있는 바와 같이 질화실리콘막 패턴(110)으로 마스킹함으로써 산화실리콘막 패턴(109)에 대해 등방성 에칭을 행한다. 즉, 산화실리콘막(109)의 사이드를 에칭한다. 따라서, 도 2f에 도시되어 있는 바와 같이, 그 주변이 에칭된 산화실리콘막 패턴(115)을 얻는다.
다음으로, 도 2g에 도시되어 있는 바와 같이 질화실리콘막 패턴(110)을 제거한다.
다음으로, 도 2h에 도시되어 있는 바와 같이 산화실리콘막 패턴(115)으로 마스킹하면서 노출된 실리콘막을 제거한다. 그러므로, 도 1b에서 화살표(106)로 나타낸 바와 같이 결정이 성장된 영역으로 구성되는 결정성 실리콘막 패턴(116)을 얻는다.
니켈이 게터링된 영역(113)을 활용함으로써 상기 실리콘막 패턴(116)을 형성한다. 이 실리콘막 패턴(116)은 나중에 TFT의 활성층이 된다.
패턴(116)을 형성하는데 있어서, 도 2f 및 도 2g에서 도시된 단계를 채용함으로써 영역(111, 112)에서 고농도로 존재하는 니켈 원소가 최종 잔류 패턴(116)으로 들어가는 것이 억제된다. 즉, 도 2f의 단계에서 사이드 에칭된 산화실리콘막(115)의 에칭된 영역은 가장자리가 되어, 영역(111, 112)에 존재하는 니켈 원소가 패턴(116)으로 들어가는 것을 방지한다.
도 2h에 도시된 단계를 종료한 후에, 다음으로 산화실리콘막 패턴(115)을 제거한다. 그리고, 도 2i에서 도시되어 있는 바와 같이, 플라즈마 CVD법에 의해 실리콘막 패턴(116)을 피복시키기 위해 산화실리콘막(117)을 100nm의 두께가 되도록 형성한다.
그리고, 미도시된 알루미늄막을 형성하고, 도 2i에 도시되어 있는 바와 같이, 레지스트 마스크(119)를 이용하여 알루미늄막으로된 패턴을 형성한다.
다음으로, 도 3j에 도시되어 있는 바와 같이, 양극 산화법에 의해 500nm의 두께가 되도록 다공질성의 양극 산화막(120)(산화알루미늄막)을 형성한다. 이 때, 다공질성의 양극 산화막(120)은 레지스트 마스크(119)가 존재하기 때문에 패턴의 사이드에 형성된다. 다공질성의 양극 산화막(120)을 형성하는데 있어서 전해 용액으로서 3%의 수산을 함유하는 수용액을 이용한다.
다음으로, 레지스트 마스크(119)를 제거하고 또다른 양극 산화를 행한다. 이 단계에서는 전해 용액으로서 3%의 주석산을 함유하는 에틸렌글리콜 용액을 암모니아수로 중화시켜 이용한다. 이 단계에서는, 조밀한 막질을 갖는 양극 산화막(121)을 80nm의 두께가 되도록 형성한다. 전해 용액이 다공질성의 양극 산화막(120)의 안쪽으로 침투하기 때문에 양극 산화막(121)을 알루미늄 패턴(122)의 표면 및 주변 상에 형성한다. 잔류 알루미늄 패턴(122)은 게이트 전극이 된다. 따라서, 도 3j에 도시된 상태를 얻는다.
다음으로, 노출된 산화실리콘막(117)을 드라이 에칭으로 제거한다. 그리고, 잔류 산화실리콘막(123)을 얻는다. 따라서, 도 3k에 도시된 상태가 얻어진다.
다음으로, 다공질성의 양극 산화막(120)을 제거한다. 그리고, 도 3l에 도시된 단계에서 NTFT(N채널형 TFT)를 제조하기 위해 인을 도핑한다. 여기서, 인을 도핑하기 위한 방법으로서 플라즈마 도핑을 이용한다. 붕소를 도핑함으로서 PTFT(P 채널형 TFT)가 제조될 수 있음을 주목한다.
인을 활성층 패턴(116)에 대해 선택적으로 도핑한다. 이 단계를 통해서, 도 3l에 도시되어 있는 바와 같이, 자기정합(self-alignment) 방식으로 소스 영역(11), 저농도 불순물 영역(12), 채널 영역(13), 저농도 불순물 영역(14), 및 드레인 영역(15)을 형성한다.
여기에서, 다음의 이유로 인해 영역(12, 14)은 저농도의 불순물 영역이 된다("저농도"의 의미는 채널형을 결정하는 불순물의 농도가 소스 및 드레인 영역의 농도와 비교할 때 더 낮음을 뜻한다).
산화실리콘막(123)은 영역(12, 14) 상에 잔존한다. 따라서, 영역(12, 14)으로 가속 및 주입된 인 이온의 일부가 산화실리콘막(123)에 의해 차단된다. 따라서, 인은 영역(11, 15)의 농도와 비교할 때 낮은 농도로 영역(12, 14)에 대해 도핑된다.
영역(13)은 채널 영역이 되는데, 그 이유는 게이트 전극 및 그 주변의 양극 산화막(121)이 그것을 마스킹하고, 인이 그곳에 도핑되지 않기 때문이다.
이온의 전회(turn-around) 및 전계의 확산을 무시하는 경우, 양극 산화막(121)의 두께만큼 채널 영역에 근접하게 오프셋 게이트 영역(저농도의 불순물 영역과 유사한 고저항 영역으로 작용함)을 형성한다.
그러나, 양극 산화막(121)의 두께가 본 실시예에서는 80nm로 얇으므로, 도핑 중에 인 이온의 전회를 고려하는 경우에는 그 존재를 무시해도 된다.
다음으로, 도 3m에 도시되어 있는 바와 같이, 산화실리콘막(16)을 플라즈마 CVD법으로 층간 절연막으로서 형성하고, 또한 질화실리콘막(17)을 플라즈마 CVD법으로 형성한다.
다음으로, 폴리이미드 수지막(124)을 형성한다. 상기 수지막을 이용하여 그 표면을 평탄하게 할 수 있다. 폴리이미드 이외에, 폴리아미드, 폴리이미드 아미드, 아크릴, 에폭시 등을 이용할 수도 있다.
다음으로, 소스 전극(125) 및 드레인 전극(126)을 형성하기 위해 콘택트용 개구를 형성한다. 따라서, 도 3m에 도시되어 있는 바와 같이 박막 트랜지스터가 완성된다.
[제 2 실시예]
본 실시예는 도 1a 내지 도 3m에 도시한 제조 단계들의 개선에 관한 것이다.
도 5a 내지 도 5e는 제 2 실시예에 따라서 TFT를 제조하는 단계들 중 일부를 도시하고 있다.
먼저, 도 5a에 도시되어 있는 바와 같이, 도 1a 및 도 1b에 도시된 제조 단계에 따라서 적어도 부분적으로 결정화되는 결정성 실리콘막(503)이 유리 기판(501) 상에 얻어진다. 여기에서, 하지의 산화실리콘막(502)을 형성한다.
다음으로, 비도시된 산화실리콘막을 형성한다. 그리고, 레지스트 마스크(504)를 활용함으로써 산화실리콘막을 패터닝하여 도 5a에 도시된 바와 같은 패턴(505)을 얻는다.
또한, 인 이온을 플라즈마 도핑법으로 가속 및 주입한다. 따라서, 가속된 인 이온을 도 5b에 도시되어 있는 영역(506, 507)에 주입한다. 인 이온은 영역(500)에는 주입하지 않는다.
다음으로, 도 5c에 도시한 바와 같이, 레지스트 마스크(504)를 이용함으로써 도면 부호(508)로 표시한 바와 같이 산화실리콘막 패턴(505)의 사이드를 에칭(사이드 에칭)한다. 그 후에, 레지스트 마스크(504)를 제거한다.
그 다음에, 도 5d에 도시한 바와 같이 열 처리를 행한다. 이 열 처리는 2시간 동안 600℃의 온도로 질소 분위기 내에서 행한다.
이 단계에서는, 니켈 원소가 영역(500)에서 영역(506, 507)으로 이동한다. 즉, 영역(500)에 함유되어 있는 니켈 원소는 영역(506, 507)으로 게터링된다.
도 5d에 도시된 열 처리 단계를 종료한 후에, 도 5e에 도시한 바와 같이 산화실리콘막 패턴(509)으로 마스킹함으로써 실리콘막을 패터닝한다. 이 단계에서, 영역(506, 507)을 완전히 없애고 영역(506, 507)에 인접한 영역(500)의 영역들(도 5c에 도시된 전술한 단계에서의 사이드 에칭된 영역들에 대응함)을 또한 제거하여 최종적으로 장치의 활성층으로서 이용되는 영역으로 니켈 원소가 들어가는 것을 억제한다.
도 5e에서 도시된 상태를 얻은 후에, 산화실리콘막 패턴(509)을 제거하여 실리콘막 패턴(510)을 얻는다. 그 다음으로, 활성층으로서 실리콘막 패턴(510)을 이용함으로써 TFT를 제조한다.
[제 3 실시예]
본 실시예는 제 1 실시예에서 도시한 바와 같이 기판에 평행한 방향의 결정 성장과는 상이한 방법에 의해서 결정화를 실행하는 경우이다. 본 실시예 역시 니켈을 이용하여 결정성 실리콘막을 얻는다.
본 실시예의 방법은, 비정질 실리콘막의 전체 표면상에 니켈 원소를 도입함으로써 균일하게 상기 전체 표면을 결정화하는 것으로서, 제 1 실시예에서 기술한 바와 같이 니켈 원소를 선택적으로 도입하여 기판에 평행한 방향으로 결정을 성장시키는 것이 아니다.
도 6a 내지 도 6c는 본 실시예에 따라서 결정성 실리콘막을 제조하는 단계들을 도시하고 있다. 먼저, 하지막으로서 산화실리콘막(602)을 유리 기판(601) 상에 형성한다. 다음으로, 비정질 실리콘막(603)을 감압열 CVD법 또는 플라즈마 CVD법으로 형성한다. 따라서, 도 6a에 도시한 상태를 얻는다.
다음으로, 비정질 실리콘막(603)의 전체 표면상에 니켈 초산염 용액을 가한다. 이 때, 여분의 용액을 스피너를 이용하여 회전시켜 제거한다. 용액을 가하기 전에 비정질 실리콘막(603)의 표면상에 매우 얇은 산화막을 형성하는 것이 바람직하며, 이에 따라서 실리콘막 표면의 가용성(친수성)을 향상시켜 용액이 반발하는 것을 억제한다. 산소 분위기 내에서 UV선을 조사하거나, 오존수로 처리하거나 하는 등의 기타 방법으로 산화막을 형성한다.
따라서, 도면 부호(604)로 나타낸 바와 같이, 비정질 실리콘막(603)의 표면과 니켈 원소가 계속 접촉하고 있는 도 6b에 도시한 바와 같은 상태를 얻는다.
다음으로, 도 6c에 도시한 바와 같이 결정성 실리콘막(604)을 얻기 위하여 열 처리를 행한다. 이 열 처리는 4시간 동안 600℃의 온도로 질소 분위기 내에서 행한다. 이 열 처리는, 도 1a 내지 도 1d에 도시한 바와 같이, 특정 방향으로의 결정 성장이 아닌, 전체 막을 균일하게 결정화한 상태를 얻을 수 있게 한다.
상기 제조 단계들은 도 1a 내지 도 1d에 도시된 제조 단계들과 비교할 때 단순하다는 점에 특징이 있다. 그러나, TFT를 제조할 때 도 1a 내지 도1d에 도시한 횡성장을 이용하여 얻은 결정을 이용함으로써 더 우수한 성능을 지닌 TFT를 얻을 수도 있다.
[제 4 실시예]
본 실시예에서는 PTFT 및 NTFT를 동시에 제조하는 단계들을 설명한다. 활성층으로부터 니켈 원소를 게터링하는 것 이외에, 채널 및 저농도 불순물 영역으로부터 소스 및 드레인 영역으로 니켈 원소를 게터링하는 구성을 설명한다.
도 7a-7e, 도 8f-8j, 도 9k-9l은 본 실시예의 제조 단계들을 도시하고 있다. 전술한 방법들로 도 7a에 도시된 바와 같이, 먼저, 하지막(702)을 유리 기판(701) 상에 형성하고, 결정성 실리콘막(또는 부분적으로 결정화되는 실리콘막)(703)을 얻는다.
다음으로, 비도시된 질화실리콘막 및 산화실리콘막을 적층하고 레지스트 마스크(707, 709)로 패터닝한다. 따라서, 산화실리콘막 패턴(704) 및 질화실리콘막 패턴(706)으로 구성된 적층막들의 패턴을 얻는다. 이와 유사하게, 산화실리콘막 패턴(705) 및 질화실리콘막 패턴(708)으로 구성된 적층막들의 패턴을 얻는다. 따라서, 도 7a에 도시된 상태를 얻는다.
다음으로, 도 7b에 도시한 바와 같이, 레지스트 마스크(707, 709)를 제거하고 플라즈마 도핑법으로 인 이온을 도핑한다. 이 단계에서, 인 이온을 영역(710, 711, 712) 내로 도핑한다. 그 후에, 열 처리를 행함으로써 니켈 원소를 영역(710, 711, 712)으로 게터링한다.
다음으로, 도 7c에 도시한 바와 같이 질화실리콘막 패턴(706)을 이용하여 산화실리콘막 패턴(704)의 사이드를 에칭한다. 따라서, 도면 부호(715)로 나타낸 바와 같이 사이드 에칭된 산화실리콘막 패턴(713)을 얻는다. 이와 유사하게, 사이드 에칭된 산화실리콘막 패턴(714)을 얻는다.
다음으로, 도 7d에 도시한 바와 같이, 노출된 영역의 실리콘막을 산화실리콘막 패턴(713, 714)을 이용하여 제거한다. 여기에서 얻어진 실리콘막 패턴(716, 717)은, 니켈 원소가 영역(710, 711, 712)으로 게터링 되어지고 니켈 원소의 농도가 떨어진 영역들로 구성된다.
다음으로, 게이트 절연막으로서 작용하는 산화실리콘막(718)을 플라즈마 CVD법으로 형성한다. 또한, 알루미늄막을 형성하고 레지스트 마스크(71, 72)를 이용하여 상기 알루미늄막을 패터닝함으로써 알루미늄 패턴(719, 720)을 형성한다. 따라서, 도 7e에 도시한 상태를 얻는다.
다음으로, 도 8f에 도시한 바와 같이 다공질성의 양극 산화막(721, 724)을 양극 산화법으로 형성한다. 다음으로, 레지스트 마스크(71, 72)를 제거하고 조밀한 막질을 가진 양극 산화막(723, 726)을 형성한다. 이 상태에서 게이트 전극(722, 725)을 형성한다.
도 8f의 상태를 얻은 후에, 도 8g에 도시한 바와 같이 인을 도핑한다. 이런 도핑을 행하면 니켈이 도핑된 영역으로 다시 게터링되게 된다.
그 후에, 1시간 동안 400℃의 온도로 열 처리를 행한다. 이 단계에서는, 영역(731)에 잔존하는 니켈 원소가 영역(727, 728)으로 게터링된다. 또한, 영역(732)에 잔존하는 니켈 원소가 영역(729, 730)으로 게터링된다.
따라서, 니켈 원소를 영역(731, 732)으로부터 또다시 완전하게 게터링된다. 즉, 도 8h에 도시된 바와 같이 니켈 원소가 영역(731, 732)으로부터 완전히 제거된다. 게이트 전극(722, 725)이 유지 가능한 조건(주로 온도의 상한)하에서 이 열 처리 단계를 행하는 것이 중요하다.
실리콘이나 실리사이드를 게이트 전극으로 이용하는 경우, 유리 기판이 유지 가능한 온도로 상기와 같은 처리를 행한다. 이런 경우에, 보다 높은 게터링 효과를 얻을 수 있다.
영역(727, 728, 730)들이 최종적으로 소스 및 드레인이 되는 영역들이기 때문에, 니켈 원소의 농도가 다소 높을지라도 TFT는 동작하는데 큰 영향은 없다. 반대로, 영역(731, 732)들은 채널 및 저농도 불순물 영역이 형성되는 영역이므로, 니켈 원소의 존재에 대해 민감하다.
즉, 채널 영역은 게이트 전극으로부터 인가된 전기장에 의해 캐리어 밀도가 변화되는 영역이기 때문에, 트랩되는 금속 원소의 존재는 그 동작에 악영향을 준다.
특히, 저농도 불순물 영역이나, 드레인 사이드 상의 저농도 불순물 영역은 채널 영역 및 드레인 영역 사이에 인가된 강한 전기장을 완화시키는 작용을 하며, 비교적 강한 전기장이 거기에 인가된다.
반도체 내의 니켈 원소는 캐리어들의 트랩 레벨로서 작용한다. 상기 비교적 강한 전기장이 인가되는 영역에 트랩 레벨이 존재하는 경우, 캐리어들의 운동 및 반도체의 특성에 변화가 일어난다. 따라서, 저농도 불순물 영역에 잔존하는 니켈 원소는, 누설 전류가 발생하고 내압을 저하시키는 문제점을 야기할 수도 있다.
도 8h에 도시된 가열에 의한 게터링 단계를 종료한 후에, 도 8i에 도시된 바와 같이 노출된 산화실리콘막(718)을 에칭한다. 다음으로, 이 상태로 잔존 산화실리콘막(733, 734)을 얻는다. 또한, 도 8i에 도시된 바와 같이 다공질성의 양극 산화막(721, 724)을 제거한다.
도 8i에 도시된 상태에서 다시 인을 도핑한다. 이 단계에서는, 영역(735)에는 고농도로, 영역(736)에는 저농도로, 영역(738)에는 저농도로, 영역(739)에는 고농도로 인을 도핑한다.
이와 동시에, NTFT의 드레인 영역(740), 저농도 불순물 영역(741), 채널 영역(742), 저농도 불순물 영역(743), 및 소스 영역(744)을 자기정합 방식으로 형성한다.
다음으로, 레지스트 마스크(745)를 NTFT 상에 형성하고, 이 때 붕소를 플라즈마 도핑법으로 도핑한다. 이전에 인이 도핑되었던 영역의 도전형은 상기의 도핑으로 반대로 되어 P형이 된다.
따라서, 도 8j에 도시된 바와 같이 PTFT의 소스 영역(745), 저농도 불순물 영역(746), 채널 영역(747), 저농도 불순물 영역(748), 및 드레인 영역(749)을 자기정합 방식으로 형성한다.
다음으로, 도 9k에 도시된 바와 같이, 산화실리콘막(750), 질화실리콘막(751), 및 수지막(752)을 층간 절연막으로서 형성한다. 그리고, PTFT의 소스 전극(753) 및 드레인 전극(754)과, NTFT의 소스 전극(756) 및 드레인 전극(755)을 형성하도록 컨택트홀을 형성한다.
따라서, 도 9l에 도시한 바와 같이, 동일한 제조 단계를 거쳐 하나의 동일 기판 상에 NTFT 및 PTFT를 형성할 수도 있다.
TFT를 구성하는 활성층으로부터 니켈을 게터링하는 단계(도 7c의 단계) 및 채널 영역과 저농도 불순물 영역으로부터 니켈을 게터링하는 단계(도 8h의 단계)가, 니켈 원소가 TFT의 소자 특성에 영향을 주는 것을 완전히 방지하기 위해 본 실시예에서 수행된다.
이로써, 보다 양호한 특성 및 고신뢰도를 갖는 장치를 얻는다. 이것은 집적회로를 구성하는데 있어서 중요한 것이다.
[제 5 실시예]
본 실시예는 도 1a 및 도 1b에서 도시된 제조 단계들과는 상이한 방법으로 결정성 실리콘막을 얻는 구성에 관한 것이다. 본 실시예는 본 출원인이 출원하여 본 명세서에 참조용으로 포함되어 있는 일본 특허 공개 공보 제 8-335152 호(이에 대응하는 계류중인 미국 특허출원 제 08/785,489 호)에 기술되어 있는 방법을 이용한다.
제조 단계들의 개요는 도 1a 및 도 1b를 이용하여 설명한다. 여기에서, 기판(101)으로서 유리 기판 대신에 석영 기판을 이용하는데, 그 이유는 이 공정은 유리 기판이 견딜 수 없는 900℃ 이상의 고온에서의 열 처리를 필요로 하기 때문이다.
먼저, 하지막으로서 산화실리콘막(102)을 석영 기판(101) 상에 형성한다. 양호한 평탄성을 갖는 석영 기판을 사용될 수 있기 때문에, 이런 경우에 하지막이 반드시 형성될 필요가 있는 것은 아니다.
다음으로, 비정질 실리콘막을 감압열 CVD법으로 50nm의 두께가 되도록 형성한다. 또한, 산화실리콘막으로된 마스크(104)를 도 1a에 도시한 바와 같이 형성한다.
다음으로, 도 1a에 도시한 바와 같이 니켈 원소가 표면상에 계속 접촉하고 있는 상태를 얻도록 니켈 초산염 용액을 가한다.
다음에, 도 1b에 도시한 바와 같이, 결정화시키기 위하여 4시간 동안 600℃의 온도로 질소 분위기 내에서 열 처리를 실행한다.
다음으로, 마스크(104)를 제거하고 또다른 열 처리를 실행한다. 이 열 처리는 30분 동안 950℃의 온도로 3체적%의 HCl을 함유한 산소 분위기 내에서 수행된다. 이 단계의 결과로서, 30nm의 두께로 열산화막을 형성하고, 실리콘막의 두께는 50nm에서 35nm로 감소된다.
본 실시예는 이 단계에 특징이 있다. 즉, 이 단계에서는, 니켈 원소가 염화 니켈의 형태로 전체 막으로부터 분위기로(to the atmosphere) 제거된다.
또한, 열산화막이 형성되는 동안 막 내에서 불안정하게 결합된 격자간 실리콘 원자들 및 실리콘 원자들이 소비되기 때문에, 막의 결정성은 현저히 향상된다. 즉, 막 내의 결함 밀도는 현저하게 감소된다.
전술한 열 처리를 종료한 후에, 상기와 같이 형성된 열산화막을 제거한다. 그 후에, 도 1c의 단계 및 그 이후의 단계에 따라 TFT를 제조한다.
본 실시예에서는 기판으로서 석영 기판(또는 세라믹 기판)을 이용할 필요가 있는데, 이는 온도가 적어도 900℃가 안된다면 열산화막 형성의 효과가 얻어지지 않기 때문이다. 그러나, 이로 인해 매우 우수한 특성을 가진 장치를 얻을 수 있다.
본 실시예는, 열산화막을 형성하는 단계를 행하여 얻은 효과 및 제 1 실시예에서 설명한 게터링 효과의 시너지 효과에 의해 그 특성이 한층 더 안정화되는 장치를 얻을 수 있게 한다.
본 실시에의 제조 단계는 도 6a 내지 도 6c에 도시된 제조 단계들에서도 이용될 수도 있다.
[제 6 실시예]
본 실시예는 바텀 게이트형 TFT(이 경우에서는 역 스태거형(inversely staggered) TFT)를 제조하는 경우이다.
먼저, 도 10a에 도시된 바와 같이, 하지막으로서 산화실리콘막(1002)을 유리 기판(1001) 상에 형성한다. 그 다음에, 게이트 전극(1003)을 실리사이드 재료를 이용하여 형성한다.
또한, 게이트 전극(1003)을 피복하고 게이트 절연막으로서 작용하는 산화실리콘막(1000)을 형성한다. 다음으로, 결정성 실리콘막(1004)을 도 1a-1d 내지 도 6a-6c에 도시되어 있는 방법들로 형성한다. 따라서, 도 10a에 도시한 상태를 얻는다.
다음으로, 도 10b에 도시된 바와 같이, 레지스트 마스크(1007)를 이용하여 산화실리콘막 패턴(1005) 및 질화실리콘막 패턴(1006)을 얻는다. 다음으로, 인을 도핑한다. 따라서, 인 이온을 영역(1008, 1009)에 가속 및 주입한다. 인 이온을 영역(1010)에는 주입하지 않는다.
다음으로, 도 10c에 도시한 바와 같이 열 처리를 행한다. 이 단계에서는, 영역(1010)에 존재하는 니켈 원소를 영역(1008, 1009)에 게터링한다.
다음으로, 도 10d에 도시된 바와 같이 패턴(1011)을 형성하기 위하여 질화실리콘막 패턴(1006)을 이용하여 산화실리콘막 패턴(1005)의 사이드를 에칭한다.
다음에, 질화실리콘막(1006)을 제거하고, 산화실리콘막 패턴(1011)을 이용하여 실리콘막 영역(1010)을 패터닝한다. 따라서, 도 11e에 도시한 바와 같이 결정성 실리콘막으로된 패턴(1012)을 얻는다.
다음으로, 도 11f에 도시한 바와 같이 질화실리콘막으로된 마스크(1013)를 배치하고, 플라즈마 도핑법으로 인을 도핑한다.
도핑한 후에, 레이저광을 조사하여 도펀트를 활성화하고 도핑된 영역을 어닐링한다. 이 단계에서, 소스 영역(1014), 채널 영역(1015), 및 드레인 영역(1016)을 형성한다.
다음으로, 도 11g에 도시된 바와 같이 산화실리콘막(1017) 및 수지막(1018)을 형성한다.
다음에, 도 11h에 도시된 바와 같이 소스 전극(1019) 및 드레인 전극(1020)을 형성하도록 콘택트홀을 형성한다. 따라서, 바텀 게이트형 TFT를 얻는다.
[제 7 실시예]
본 실시예는 도 7a-7e 내지 도 9k-9l에 도시되어 있는 TFT를 제조하는 단계에서 게이트 전극을 위해 도핑된 실리콘이나 실리사이드를 이용하는 경우이다.
이 경우에는, 도 8c에 도시되어 있는 단계에서는 600℃의 높은 온도를 가하기 때문에 게터링 효과를 한층 더 높일 수 있다.
[제 8 실시예]
본 명세서에 개시되어 잇는 본 발명을 이용하는 장치 각각에 대한 개요를 본 실시예에서 설명한다. 도 12a 내지 도 12f는 각각의 장치를 개략적으로 도시하는 도면이다.
도 12a는 전화선을 이용한 통신 기능을 가진 휴대용 정보 처리 단말기를 도시하고 있다.
이 전자 장치는 본체(2001) 내의 박막 트랜지스터를 이용하는 집적 회로(2006)를 구비하고 있다. 또한 능동 매트릭스형 액정 디스플레이(2005), 이미지를 촬영하는 카메라부(2002), 및 조작 스위치(2004)를 더 포함하고 있다.
도 12b는 헤드 마운트 디스플레이(head mount display)라 불리는 전자 장치를 도시하고 있다. 이 장치는 밴드(2103)에 의해 헤드 상에 그 본체(2101)를 설치하도록 구성되며, 영상을 인위적으로 눈앞에 디스플레이하는 기능을 갖는다. 이 영상들은 좌우측 눈에 대응하는 액정 디스플레이(2102)에 의해 형성된다. 이러한 전자 장치는 크기를 소형화하고 무게를 경량화하도록 박막 트랜지스터를 이용한 회로를 사용한다.
도 12c는 위성으로부터의 신호를 토대로 맵 데이터 및 각종 데이터를 디스플레이하는 기능을 갖는 전자 장치를 도시하고 있다. 본체(2201) 내에 구비된 전자 회로는 안테나(2204)에 의해 수신된 위성으로부터의 데이터를 처리하고, 필요한 정보는 액정 디스플레이(2202) 상에 디스플레이한다.
상기 장치는 조작 스위치(2202)로 조작한다. 전체 구조를 소형화하기 위하여 이러한 장치에는 박막 트랜지스터를 이용한 회로를 또한 사용한다.
도 12d는 휴대용 전화기를 도시하고 있다. 이 전자 장치는 본체(2301) 상에 안테나(2306), 음성 출력부(2302), 액정 디스플레이(2304), 조작 스위치(2305), 및 음성 입력부(2303)를 구비하고 있다.
도 12e에 도시되어 있는 전자 장치는 비디오 카메라로 불리는 휴대용 영상 촬상 장치이다. 본 전자 장치는 본체(2401)의 개폐 부재에 설치된 액정 디스플레이(2402), 및 상기 개폐 부재 상에 설치된 조작 스위치(2404)를 포함하고 있다.
상기 장치는 또한 본체(2401)에 영상 수신부(2406), 집적 회로(2407), 음성 입력부(2403), 조작 스위치(2404), 및 배터리(2405)를 포함하고 있다.
도 12f에 도시되어 있는 전자 장치는 투사형 액정 디스플레이이다. 이 장치는 본체(2501)에 광원(2502), 액정 디스플레이(2503), 및 광학 시스템(2504)을 포함하고 있으며, 스크린(2505) 상에 영상을 투사하는 기능을 지니고 있다.
상술한 각각의 전자 장치들에 있어서 액정 디스플레이로서 전송형이나 반사형 디스플레이를 이용할 수도 있다. 비록 전송형 디스플레이가 디스플레이 특성에 있어 유리하지만, 반사형은 저전력 소비, 소형화, 경량화에 있어서 장점이 있다.
또한, 디스플레이로서, 능동 매트릭스형 EL 디스플레이 및 플라즈마 디스플레이 등의 평판 디스플레이를 사용할 수도 있다.
[제 9 실시예]
금속 원소를 이용하여 얻은 결정성 실리콘막을 이용함으로써 금속 원소를 게터링(제거)한 패턴을 얻는 다른 단계들을 본 실시예에서 설명한다.
도 13a 내지 도 13e는 본 실시예의 제조 단계들을 도시하고 있다. 먼저, 도 13a에 도시된 바와 같이, 유리 기판(1301) 상에 하지막(1302)을 형성하고, 니켈 원소를 이용함으로써 결정성 실리콘막(1303)을 얻는다.
다음으로, 산화실리콘막으로된 마스크(1312)를 형성한다. 다음에, 인을 도핑한다. 이 단계에서는, 도 13b에 도시한 바와 같이 인을 영역(1313, 1315)에 대해 도핑한다. 영역(1304)에는 인을 도핑하지 않는다.
영역(1304)에 존재하는 니켈 원소를 영역(1304, 1315)에 게터링하기 위해 도 13b에 도시된 상태에서 열 처리를 행한다.
다음으로, 도 13c에 도시한 바와 같이 산화실리콘막으로된 마스크(1312)를 이용하여 영역(1313, 1315)을 제거한다.
다음에, 산화실리콘막으로된 마스크(1312)를 이용하여 영역(1306)의 사이드를 에칭한다. 따라서, 도 13d에 도시한 바와 같이 결정성 실리콘막으로된 패턴(1307)을 얻는다.
다음으로, 산화실리콘막으로된 마스크(1312)를 제거하여 도 13e에 도시된 상태를 얻는다. 그 후에, 결정성 실리콘막으로된 패턴(1307)을 이용하여 TFT를 제조한다.
[제 10 실시예]
본 실시예에 따라서, 도 2e 및 도 2f에서 도시된 상태에서는, 산화실리콘막 패턴(109)을 사용하여 영역(111, 112)을 제거하고 나서 그 사이드를 에칭하고, 다음에 노출된 영역(113)의 주변부는 물론 패턴(109)의 사이드를 에칭한다.
이에 따라서, 비록 단계들이 복잡하게 되지만, 영역(111, 112)을 에칭할 때에 비산하는 니켈이 최종의 잔류 영역(116)으로 들어가는 것을 완전히 억제하는 것이 가능하다.
상술한 바와 같이, 본 명세서에 기술한 본 발명을 이용함으로써, 소자의 특성 변화가 적은 TFT를 얻는 기술을, 금속 원소를 사용하여 얻은 결정성 실리콘막을 이용해서 TFT를 얻는데에 제공하도록 할 수 있게 한다.
양호한 실시예에 대해 기술하였지만, 첨부한 특허청구범위에 의해 나타나는 본 발명 개념의 범위 내에서 당업자에게 변형예들이 가능할 것이다.
도 1a 내지 도 1d는 TFT를 제조하는 단계들을 개략적으로 도시하는 도면.
도 2e 내지 도 2i는 TFT를 제조하는 단계들을 개략적으로 도시하는 도면.
도 3j 내지 도 3m은 TFT를 제조하는 단계들을 개략적으로 도시하는 도면.
도 4는 인이 도핑된 영역과 도핑되지 않은 영역에서의 니켈 원소의 농도를 나타낸 챠트도.
도 5a 내지 5e는 TFT를 제조하는 단계들을 개략적으로 도시하는 도면.
도 6a 내지 도 6c는 결정성 실리콘막을 얻는 단계들을 개략적으로 도시하는 도면.
도 7a 내지 도 7e는 하나의 동일 기판 상에 PTFT 및 NTFT를 제조하는 단계들을 개략적으로 도시하는 도면.
도 8f 내지 도 8j는 하나의 동일 기판 상에 PTFT 및 NTFT를 제조하는 단계들을 개략적으로 도시하는 도면.
도 9k 및 도 9l은 하나의 동일 기판 상에 PTFT 및 NTFT를 제조하는 단계들을 개략적으로 도시하는 도면.
도 10a 내지 도 10d는 바텀(bottom) 게이트형 TFT를 제조하는 단계들을 개략적으로 도시하는 도면.
도 11e 내지 도 11h는 바텀 게이트형 TFT를 제조하는 단계들을 개략적으로 도시하는 도면.
도 12a 내지 도 12f는 본 발명을 이용하는 장치의 구조를 개략적으로 도시하는 도면.
도 13a 내지 도 13e는 TFT를 제조하는 단계의 일부를 개략적으로 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 소스 영역 12, 14 : 저농도 불순물 영역
13 : 채널 영역 15 ; 드레인 영역
101 : 유리 기판 103 : 비정질 실리콘막
104 : 마스크 105 : 개구
107 : 결정성 실리콘막 108 : 레지스트 마스크
109, 123 : 산화실리콘막 110 : 질화실리콘막
116 : 활성층 120 : 다공질성의 양극 산화막
121 : 양극 산화막 122 ; 게이트 전극
124 : 폴리이미드 수지막 125 : 소스 전극
126 : 드레인 전극

Claims (15)

  1. 반도체 장치 제조 방법에 있어서,
    기판 위의 절연표면 상에 도전성 재료를 배치하는 단계;
    적어도 상기 도전성 재료 상에 절연막을 형성하는 단계;
    상기 절연막 상에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진하는 재료를 상기 비정질 반도체막에 제공하는 단계;
    상기 결정화를 촉진하는 재료가 제공된 상기 비정질 반도체막을 열 처리에 의해 결정화하는 단계;
    상기 결정화된 반도체막의 선택된 일부를 제1 마스크로 피복하는 단계;
    상기 결정화 후에 상기 제1 마스크로 피복되지 않은 반도체 영역내로 게터링 재료를 도입하는 단계;
    상기 결정화를 촉진하는 재료가 상기 게터링 재료에 의해 게터링되도록 상기 결정화된 반도체막을 가열하는 단계;
    상기 제1 마스크의 일부를 제거하여 제2 마스크를 형성하는 단계; 및
    상기 제2 마스크를 이용하여, 상기 결정화된 반도체막을 박막 트랜지스터의 적어도 하나의 활성층으로 패터닝하는 단계를 포함하고,
    상기 활성층은 상기 영역과 접촉하지 않도록 형성되는, 반도체 장치 제조 방법.
  2. 반도체 장치를 제조하는 방법에 있어서,
    기판 위의 절연표면 상에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진하는 재료를 상기 비정질 반도체막에 제공하는 단계;
    상기 결정화를 촉진하는 재료가 제공된 상기 비정질 반도체막을 열 처리에 의해 결정화하는 단계;
    상기 결정화된 반도체막의 선택된 일부를 제1 마스크로 피복하는 단계;
    상기 결정화 후에 상기 제1 마스크로 피복되지 않은 반도체 영역내로 게터링 재료를 도입하는 단계;
    상기 결정화를 촉진하는 재료가 상기 게터링 재료에 의해 게터링되도록 상기 반도체막을 가열하는 단계;
    상기 제1 마스크의 일부를 제거하여 제2 마스크를 형성하는 단계; 및
    상기 제2 마스크를 이용하여, 상기 결정화된 반도체막을 박막 트랜지스터의 적어도 하나의 활성층으로 패터닝하는 단계를 포함하며,
    상기 활성층은 상기 영역과 접촉하지 않도록 형성되는, 반도체 장치 제조 방법.
  3. 반도체 장치를 제조하는 방법에 있어서,
    기판 위의 절연표면 상에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진하는 재료를 상기 비정질 반도체막에 제공하는 단계;
    상기 결정화를 촉진하는 재료가 제공된 상기 비정질 반도체막을 열 처리에 의해 결정화하는 단계;
    상기 결정화된 반도체막의 선택된 일부를 제1 마스크로 피복하는 단계;
    상기 결정화 후에 상기 제1 마스크로 피복되지 않은 반도체 영역내로 게터링 재료를 도입하는 단계;
    상기 결정화를 촉진하는 재료가 상기 게터링 재료에 의해 게터링되도록 상기 반도체막을 가열하는 단계;
    상기 제1 마스크의 일부를 제거하여 제2마스크를 형성하는 단계; 및
    상기 제2 마스크를 이용하여, 상기 결정화된 반도체막을 박막 트랜지스터의 적어도 하나의 활성층으로 패터닝하는 단계를 포함하며;
    상기 패터닝 단계는 적어도 상기 영역을 제거하도록 수행되는, 반도체 장치 제조 방법.
  4. 반도체 장치 제조 방법에 있어서,
    기판의 절연표면 상에 도전성 재료를 배치하는 단계;
    적어도 상기 도전성 재료 상에 절연막을 형성하는 단계;
    상기 절연막 상에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진하는 재료를 상기 비정질 반도체막에 제공하는 단계;
    상기 결정화를 촉진하는 재료가 제공된 상기 비정질 반도체막을 열 처리에 의해 결정화하는 단계;
    상기 결정화된 반도체막의 선택된 일부를 제1 마스크로 피복하는 단계;
    상기 결정화 후에 상기 제1 마스크로 피복되지 않은 반도체 영역내로 게터링 재료를 도입하는 단계;
    상기 결정화를 촉진하는 재료가 상기 게터링 재료에 의해 게터링되도록 상기 결정화된 반도체막을 가열하는 단계;
    상기 제1 마스크의 일부를 제거하여 제2 마스크를 형성하는 단계; 및
    상기 제2 마스크를 이용하여, 상기 결정화된 반도체막을 박막 트랜지스터의 적어도 하나의 활성층으로 패터닝하는 단계를 포함하고,
    상기 활성층은 상기 영역과 접촉하지 않도록 형성되는, 반도체 장치 제조 방법.
  5. 반도체 장치 제조 방법에 있어서,
    기판의 절연표면 상에 도전성 재료를 배치하는 단계;
    적어도 상기 도전성 재료 상에 절연막을 형성하는 단계;
    상기 절연막 상에 비정질 반도체막을 형성하는 단계;
    결정화를 촉진하는 재료를 상기 비정질 반도체막에 제공하는 단계,
    상기 결정화를 촉진하는 재료가 제공되는 상기 비정질 반도체막을 열 처리에 의해 결정화하는 단계;
    상기 결정화된 반도체막의 선택된 일부를 제1 마스크로 피복하는 단계;
    상기 결정화 후에 상기 제1 마스크로 피복되지 않은 반도체 영역내로 게터링 재료를 도입하는 단계;
    상기 결정화를 촉진하는 재료가 상기 게터링 재료에 의해 게터링되도록 상기 반도체막을 가열하는 단계;
    상기 제1 마스크의 일부를 제거하여 제2 마스크를 형성하는 단계; 및
    상기 제2 마스크를 이용하여, 상기 결정화된 반도체막을 박막 트랜지스터의 적어도 하나의 활성층으로 패터닝하는 단계를 포함하며,
    상기 패터닝 단계는 적어도 상기 영역을 제거하도록 수행되는, 반도체 장치 제조 방법.
  6. EL 디스플레이 장치를 제조하는 방법에 있어서,
    기판 위의 절연표면 상에 도전성 재료를 배치하는 단계;
    적어도 상기 도전성 재료 상에 절연막을 형성하는 단계;
    상기 절연막 상에 반도체막을 형성하는 단계;
    결정화를 촉진하는 재료를 상기 반도체막에 제공하는 단계;
    상기 결정화를 촉진하는 재료가 제공되는 상기 반도체막을 열 처리에 의해 결정화하는 단계;
    상기 결정화된 반도체막의 선택된 일부를 제1 마스크로 피복하는 단계;
    상기 결정화 후에 상기 제1 마스크로 피복되지 않은 반도체 영역내로 게터링 재료를 도입하는 단계;
    상기 결정화를 촉진하는 재료가 상기 게터링 재료에 의해 게터링되도록 상기 결정화된 반도체막을 가열하는 단계;
    상기 제1 마스크의 일부를 제거하여 제2 마스크를 형성하는 단계; 및
    상기 제2 마스크를 이용하여, 상기 결정화된 반도체막을 박막 트랜지스터의 적어도 하나의 활성층으로 패터닝하는 단계를 포함하며,
    상기 활성층은 상기 영역과 접촉하지 않도록 형성되는, EL 디스플레이 장치 제조 방법.
  7. EL 디스플레이 장치를 제조하는 방법에 있어서,
    기판 위의 절연표면 상에 반도체막을 형성하는 단계;
    결정화를 촉진하는 재료를 상기 반도체막에 제공하는 단계;
    상기 결정화를 촉진하는 재료가 제공된 상기 반도체막을 열 처리에 의해 결정화하는 단계;
    상기 결정화된 반도체막의 선택된 일부를 제1 마스크로 피복하는 단계;
    상기 결정화 후에 상기 제1 마스크로 피복되지 않은 반도체 영역내로 게터링 재료를 도입하는 단계;
    상기 결정화를 촉진하는 재료가 상기 게터링 재료에 의해 게터링되도록 상기 결정화된 반도체막을 가열하는 단계;
    상기 제1 마스크의 일부를 제거하여 제2 마스크를 형성하는 단계; 및
    상기 제2 마스크를 이용하여, 상기 결정화된 반도체막을 박막 트랜지스터의 적어도 하나의 활성층으로 패터닝하는 단계를 포함하며,
    상기 활성층은 상기 영역과 접촉하지 않도록 형성되는, EL 디스플레이 장치 제조 방법.
  8. EL 디스플레이 장치를 제조하는 방법에 있어서,
    기판 위의 절연표면 상에 반도체막을 형성하는 단계;
    결정화를 촉진하는 재료를 상기 반도체막에 제공하는 단계;
    상기 결정화를 촉진하는 재료가 제공된 상기 반도체막을 열 처리에 의해 결정화하는 단계;
    상기 결정화된 반도체막의 선택된 일부를 제1 마스크로 피복하는 단계;
    상기 결정화 후에 상기 제1 마스크로 피복되지 않은 반도체 영역내로 게터링 재료를 도입하는 단계;
    상기 결정화를 촉진하는 재료가 상기 게터링 재료에 의해 게터링되도록 상기 결정화된 반도체막을 가열하는 단계;
    상기 제1 마스크의 일부를 제거하여 제2 마스크를 형성하는 단계; 및
    상기 제2 마스크를 이용하여, 상기 결정화된 반도체막을 박막 트랜지스터의 적어도 하나의 활성층으로 패터닝하는 단계를 포함하며,
    상기 패터닝 단계는 적어도 상기 영역을 제거하도록 수행되는, EL 디스플레이 장치 제조 방법.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 EL 디스플레이 장치인, 반도체 장치 제조 방법.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 휴대용 정보 처리 단말기, 헤드-마운트 디스플레이, 자동차 네비게이션 시스템, 휴대용 전화기, 비디오 카메라, 및 프로젝터 중 하나인, 반도체 장치 제조 방법.
  11. 제 1 항, 제 4 항, 제 5 항, 또는 제 6 항 중 어느 한 항에 있어서,
    상기 도전성 재료는 실리사이드 재료를 포함하는, 반도체 장치 제조 방법.
  12. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 결정화를 촉진하는 재료는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au로 구성된 그룹으로부터 선택되는 재료인, 반도체 장치 제조 방법.
  13. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 비정질 반도체막은 실리콘 또는 실리콘 게르마늄을 포함하는, 반도체 장치 제조 방법.
  14. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 게터링 재료는 인, 질소, 비소, 안티몬, 및 창연으로 구성된 그룹으로 부터 선택되는 재료인, 반도체 장치 제조 방법.
  15. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 게터링 재료는 플라즈마 도핑법에 의해 상기 반도체막 내로 도입되는, 반도체 장치 제조 방법.
KR1019980006049A 1997-02-26 1998-02-26 반도체장치제조방법 KR100544040B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP05831797A JP3844552B2 (ja) 1997-02-26 1997-02-26 半導体装置の作製方法
JP97-058317 1997-02-26

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020050086280A Division KR100627598B1 (ko) 1997-02-26 2005-09-15 반도체 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR19980071715A KR19980071715A (ko) 1998-10-26
KR100544040B1 true KR100544040B1 (ko) 2006-05-30

Family

ID=13080900

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019980006049A KR100544040B1 (ko) 1997-02-26 1998-02-26 반도체장치제조방법
KR1020050086280A KR100627598B1 (ko) 1997-02-26 2005-09-15 반도체 장치 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020050086280A KR100627598B1 (ko) 1997-02-26 2005-09-15 반도체 장치 제조 방법

Country Status (6)

Country Link
US (2) US6197626B1 (ko)
EP (1) EP0862201A3 (ko)
JP (1) JP3844552B2 (ko)
KR (2) KR100544040B1 (ko)
CN (1) CN1129955C (ko)
TW (1) TW430868B (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7075002B1 (en) * 1995-03-27 2006-07-11 Semiconductor Energy Laboratory Company, Ltd. Thin-film photoelectric conversion device and a method of manufacturing the same
US6331457B1 (en) * 1997-01-24 2001-12-18 Semiconductor Energy Laboratory., Ltd. Co. Method for manufacturing a semiconductor thin film
TW379360B (en) * 1997-03-03 2000-01-11 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3844566B2 (ja) * 1997-07-30 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6821710B1 (en) 1998-02-11 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2000039628A (ja) * 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
US6656779B1 (en) * 1998-10-06 2003-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor apparatus having semiconductor circuits made of semiconductor devices, and method of manufacture thereof
FR2787634B1 (fr) * 1998-12-18 2003-09-12 Thomson Csf Procede de realisation de transistors cmos et dispositifs associes
JP3414662B2 (ja) 1999-01-19 2003-06-09 株式会社半導体エネルギー研究所 Ｓｒａｍセル及びその製造方法
JP2001135573A (ja) * 1999-11-02 2001-05-18 Sharp Corp 半導体装置の製造方法およびその半導体装置
JP2001319878A (ja) 2000-05-11 2001-11-16 Sharp Corp 半導体製造方法
KR20020076625A (ko) * 2001-03-29 2002-10-11 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법
JP3961240B2 (ja) * 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW558743B (en) 2001-08-22 2003-10-21 Semiconductor Energy Lab Peeling method and method of manufacturing semiconductor device
TW497151B (en) * 2001-09-21 2002-08-01 Mosel Vitelic Inc Method for producing semiconductor with increased threshold voltage uniformity of transistor
KR100796758B1 (ko) * 2001-11-14 2008-01-22 삼성전자주식회사 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
JP2003163221A (ja) 2001-11-28 2003-06-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100418217B1 (ko) * 2001-12-27 2004-02-14 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터 제조방법
KR100470021B1 (ko) * 2001-12-28 2005-02-04 엘지.필립스 엘시디 주식회사 실리콘 결정화 방법과 박막트랜지스터 제조방법
JP3961310B2 (ja) * 2002-02-21 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100488959B1 (ko) * 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
JP3873012B2 (ja) * 2002-07-29 2007-01-24 株式会社東芝 半導体装置の製造方法
US7064021B2 (en) * 2003-07-02 2006-06-20 Au Optronics Corp. Method for fomring a self-aligned LTPS TFT
US7071022B2 (en) * 2003-07-18 2006-07-04 Corning Incorporated Silicon crystallization using self-assembled monolayers
US7282738B2 (en) 2003-07-18 2007-10-16 Corning Incorporated Fabrication of crystalline materials over substrates
US7066640B2 (en) * 2003-08-26 2006-06-27 Homeland Housewares, Llc Blender and mugs
US7416928B2 (en) * 2004-09-08 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7365410B2 (en) * 2004-10-29 2008-04-29 Freescale, Semiconductor, Inc. Semiconductor structure having a metallic buffer layer and method for forming
JP5097538B2 (ja) * 2005-03-28 2012-12-12 パナソニック株式会社 プラズマドーピング方法およびこれに用いられる装置
KR100770269B1 (ko) 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
TW200824003A (en) * 2006-11-17 2008-06-01 Chunghwa Picture Tubes Ltd Semiconductor device and manufacturing method thereof
KR20080065460A (ko) * 2007-01-09 2008-07-14 엘지전자 주식회사 수평 금속 유도 결정화를 이용한 저온 다결정 실리콘광기전력 변환소자의 제조방법
KR100848341B1 (ko) * 2007-06-13 2008-07-25 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101030027B1 (ko) * 2008-12-18 2011-04-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
KR101072543B1 (ko) * 2009-04-28 2011-10-11 현대중공업 주식회사 태양 전지의 제조 방법
CN101834224B (zh) * 2010-03-26 2011-06-15 浙江大学 一种用于太阳电池制造的硅片快速热处理磷扩散吸杂工艺
KR101809661B1 (ko) 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236471A (ja) * 1995-03-01 1996-09-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH0945616A (ja) * 1995-08-02 1997-02-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT380974B (de) 1982-04-06 1986-08-11 Shell Austria Verfahren zum gettern von halbleiterbauelementen
JPH05109737A (ja) 1991-10-18 1993-04-30 Casio Comput Co Ltd 薄膜トランジスタの製造方法
US5244819A (en) 1991-10-22 1993-09-14 Honeywell Inc. Method to getter contamination in semiconductor devices
JPH05206146A (ja) 1992-01-24 1993-08-13 Toshiba Corp 半導体装置の製造方法
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
JPH06244103A (ja) 1993-02-15 1994-09-02 Semiconductor Energy Lab Co Ltd 半導体の製造方法
CN1052110C (zh) 1993-02-15 2000-05-03 株式会社半导体能源研究所 制造半导体器件的方法
JP3562588B2 (ja) 1993-02-15 2004-09-08 株式会社半導体エネルギー研究所 半導体装置の製造方法
JP3662263B2 (ja) * 1993-02-15 2005-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5275851A (en) 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
JP3114909B2 (ja) 1993-03-04 2000-12-04 富士電機株式会社 プログラマブルコントローラの演算エラー処理方法
JP3107941B2 (ja) 1993-03-05 2000-11-13 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法
US5501989A (en) 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
JP3190482B2 (ja) 1993-05-21 2001-07-23 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3190483B2 (ja) 1993-05-21 2001-07-23 株式会社半導体エネルギー研究所 半導体装置作製方法
JP2639629B2 (ja) * 1993-06-24 1997-08-13 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW357415B (en) 1993-07-27 1999-05-01 Semiconductor Engrgy Lab Semiconductor device and process for fabricating the same
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
TW264575B (ko) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
KR100279217B1 (ko) 1994-04-13 2001-02-01 야마자끼 순페이 반도체 장치 형성 방법, 결정성 반도체 막 형성 방법, 박막 트랜지스터 형성 방법 및 반도체 장치 제조 방법
JP3844526B2 (ja) 1994-04-13 2006-11-15 株式会社半導体エネルギー研究所 結晶性珪素膜作製方法
JP3621151B2 (ja) * 1994-06-02 2005-02-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07335906A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
TW273639B (en) * 1994-07-01 1996-04-01 Handotai Energy Kenkyusho Kk Method for producing semiconductor device
JP3963961B2 (ja) * 1994-08-31 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5789284A (en) 1994-09-29 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor thin film
US5915174A (en) 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
TW448584B (en) 1995-03-27 2001-08-01 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same
JP3295679B2 (ja) * 1995-08-04 2002-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW319912B (ko) 1995-12-15 1997-11-11 Handotai Energy Kenkyusho Kk
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985740A (en) 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
TW322591B (ko) * 1996-02-09 1997-12-11 Handotai Energy Kenkyusho Kk
JPH10135137A (ja) 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 結晶性半導体作製方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236471A (ja) * 1995-03-01 1996-09-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
JPH0945616A (ja) * 1995-08-02 1997-02-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Also Published As

Publication number Publication date
KR100627598B1 (ko) 2006-09-25
CN1129955C (zh) 2003-12-03
CN1195879A (zh) 1998-10-14
EP0862201A3 (en) 1999-10-13
KR19980071715A (ko) 1998-10-26
TW430868B (en) 2001-04-21
EP0862201A2 (en) 1998-09-02
KR20060086811A (ko) 2006-08-01
JP3844552B2 (ja) 2006-11-15
US20010016376A1 (en) 2001-08-23
US6197626B1 (en) 2001-03-06
JPH10242476A (ja) 1998-09-11
US6448118B2 (en) 2002-09-10

Similar Documents

Publication Publication Date Title
KR100544040B1 (ko) 반도체장치제조방법
KR100574581B1 (ko) 반도체 장치 제조 방법
KR100483302B1 (ko) 반도체장치
KR100596964B1 (ko) 박막 트랜지스터 및 박막 트랜지스터를 사용한 반도체디바이스
US6307214B1 (en) Semiconductor thin film and semiconductor device
US6524896B1 (en) Semiconductor device and method of fabricating the same
KR100436097B1 (ko) 반도체장치및그제작방법
JP3645379B2 (ja) 半導体装置の作製方法
JP3295346B2 (ja) 結晶性珪素膜の作製方法及びそれを用いた薄膜トランジスタ
US6160268A (en) Semiconductor device and manufacturing method thereof
KR100474790B1 (ko) 반도체장치의제작방법,표시장치,및전계발광표시장치
US6737674B2 (en) Semiconductor device and fabrication method thereof
US6624051B1 (en) Semiconductor thin film and semiconductor device
US8603870B2 (en) Semiconductor device and method of manufacturing the same
US6756608B2 (en) Semiconductor device and method of manufacturing the same
JP4242461B2 (ja) 半導体装置の作製方法
JP4409529B2 (ja) 半導体装置の作製方法
JP3857289B2 (ja) 結晶性珪素膜の作製方法
JPH10261803A (ja) 半導体装置およびその作製方法
JP3819249B2 (ja) 薄膜トランジスタの作製方法
JP3830769B2 (ja) 結晶性半導体膜の作製方法
JP4141653B2 (ja) 半導体装置の作製方法及び集積回路の作製方法
KR19980071177A (ko) 반도체 장치의 제작 방법
JP2004260202A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
A107 Divisional application of patent
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121220

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131219

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee