KR100483302B1 - 반도체장치 - Google Patents

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준 고야마
다케시 후쿠나가
순페이 야마자끼
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

MOSFET에 필적하는 성능을 가지는 반도체장치가 제공된다. 이 반도체장치의 활성층은 결정화를 촉진시키는 금속원소를 이용하여 결정화된 결정성 규소막에 의해 형성되고, 할로겐 원소를 함유한 분위기에서의 가열처리를 행하여 상기 금속원소의 게터링을 행한다. 이 공정 후의 활성층은 다수의 침상 또는 주상 결정의 집합체로 구성된다. 이러한 결정 구조체를 사용하여 제조된 반도체장치는 극히 높은 성능을 가진다.

Description

반도체장치{A semiconductor device}
본 발명은 절연 표면을 가진 기판 상에 형성된 반도체 박막을 활성층으로 하는 반도체장치에 관한 것이고, 특히, 결정성 규소막으로 활성층을 구성한 박막트랜지스터에 관한 것이다.
근년, 절연 표면을 가진 기판 상에 형성된 반도체 박막(대략 수 백 내지 수 천 Å의 두께)을 사용하여 박막트랜지스터(TFT)를 구성하는 기술이 주목을 끌고 있다. 박막트랜지스터는 IC 또는 전기광학장치와 같은 전자장치에 광범위하게 응용되고 있고, 특히 화상표시장치의 스위칭 소자로서 개발을 서두르고 있다.
예를 들어, 액정 표시장치에서는, 매트릭스 형태로 배열된 화소 영역을 개별적으로 제어하는 화소 매트릭스 회로, 그 화소 매트릭스 회로를 제어하는 구동회로, 및 외부로부터의 데이터 신호를 처리하는 논리회로(프로세서 회로, 메모리 회로 등)와 같은 전기회로에 TFT를 응용하는 시도가 행해져 왔다.
현재 상황에서는, 활성층으로서 비정질 규소막을 사용하는 TFT가 실용화되고 있으나, 구동회로 및 논리회로와 같은 고속동작 성능이 요구되는 전기회로는 결정성 규소막(폴리실리콘막)을 이용한 TFT를 필요로 한다.
기판 상에 결정성 규소막을 형성하는 방법으로서, 본 출원인의 일본 공개특허공고 평6-232059호 및 평6-244103호 공보에 개시된 기술이 알려져 있다. 이들 공보에 개시된 기술은 규소의 결정화를 촉진시키는 금속원소(특히, 니켈)를 사용하고 500∼600℃로 4시간 정도 가열처리를 행하여 우수한 결정성을 가지는 결정성 규소막을 형성할 수 있게 한다.
일본 공개특허공고 평7-321339호 공보는 상기한 기술을 활용하여 기판에 대체로 평행한 결정 성장을 행하는 기술을 개시하고 있다. 본 발명자들은 그렇게 하여 형성된 결정화 영역을 특히 횡성장 영역(또는 횡방향 성장 영역)이라 칭한다.
그러나, 그러한 TFT를 이용하여 구동회로가 구성될지라도, 그 구동회로는 요구되는 성능을 완전히 만족시키는 상태에 여전히 이르지 못한다. 현재 상황에서는, 특히, 고속동작 특성과 높은 내압(耐壓) 특성을 동시에 실현하기 위해 매우 높은 성능의 전기 특성을 요하는 고속 논리회로를 종래의 TFT에 의해 구성하는 것은 불가능하다.
상기한 바와 같이, 전기광학장치 등의 고성능화를 도모하기 위해서는, 단결정 실리콘 웨이퍼를 사용하여 형성된 MOSFET에 필적하는 성능을 가지는 TFT를 실현하는 것이 필요하다.
따라서, 본 발명의 목적은 전기광학장치의 고성능화를 실현하기 위한 돌파구로서 매우 높은 성능을 가진 박막반도체장치 및 그의 제작방법을 제공하는데 있다.
종래의 방법에서는 상기한 바와 같은 고성능의 TFT가 얻어질 수 없었던 이유로서는, 캐리어(전자 또는 정공)들이 결정 입계에서 포획되어, TFT의 특성을 나타내는 파라미터들 중 하나인 전계효과 이동도의 향상이 방해되기 때문인 것으로 고려된다.
예를 들어, 결정 입계에는 규소 원자들의 짝짓지 않은 결합(댕글링 결합(dangling bond))과 결함 준위(트랩 준위)가 다수 존재한다. 따라서, 각각의 결정 내부에서 이동하는 캐리어들이 결정 입계에 접근하거나 접촉하면 댕글링 결합, 결함 준위 등에 의해 쉽게 포획되기 때문에, 그 결정 입계가 캐리어의 이동을 방해하는 "악성(惡性)의 결정 입계"로서 기능하는 것으로 고려된다.
본 발명의 반도체장치를 실현하기 위해서는, 그러한 "악성의 결정 입계"의 구조를 변화시켜 캐리어에 대하여 "양성(良性)의 결정 입계"로 변성시키는 기술이 불가피하다. 즉, 적어도 캐리어 포획 확률이 낮은, 즉, 캐리어 이동을 방해할 가능성이 낮은 결정 입계를 형성하는 것이 중요하다.
따라서, 본 발명에 따르면, 반도체 박막으로 된 활성층을 가지는 반도체장치를 제작하는 방법으로서, 절연 표면을 가진 기판 상에 비정질 규소막을 형성하는 공정, 그 비정질 규소막 상에 마스크 절연막을 선택적으로 형성하는 공정, 상기 비정질 규소막에 결정화를 촉진시키는 금속원소를 선택적으로 보유시키는 공정, 제1 가열처리에 의해 상기 비정질 규소막의 적어도 일부를 결정성 규소막으로 전환시키는 공정, 상기 마스크 절연막을 제거하는 공정, 패터닝에 의해 결정성 규소막만으로 구성되는 활성층을 형성하는 공정, 그 활성층 상에 게이트 절연막을 형성하는 공정, 상기 활성층 내의 금속원소를 게터링에 의해 제거하는 것과 함께 상기 활성층과 상기 게이트 절연막 사이의 계면에 열산화막을 형성하도록, 할로겐 원소를 함유하는 분위기에서 제2 가열처리를 행하는 공정, 및 상기 열산화막을 포함한 상기 게이트 절연막의 막질과 상기 계면의 상태를 개선하기 위해 질소 분위기에서의 제3 가열처리를 행하는 공정을 포함하고, 상기 활성층은, 결정 입계들이 대체로 일 방향으로 정렬되어 있고 상기 기판에 대체로 평행한 다수의 침상(針狀) 또는 주상(柱狀) 결정들의 집합체로 구성되는 결정 구조체인 것을 특징으로 하는 반도체장치 제작방법이 제공된다.
상기 제작방법에 따라 결정성 규소막이 형성되면, 도 9에 나타낸 것과 같은 외관을 가지는 박막이 얻어진다. 도 9는 비정질 규소막을 결정화하는 수단으로서 일본 공개특허공고 평7-321339호 공보에 개시된 기술을 이용하여 본 발명을 실시한 경우의 박막의 확대 현미경 사진이고, 수 십 내지 수 천 ㎛의 길이를 가지는 횡방향 성장 영역(901)을 나타낸다.
그 횡방향 성장 영역(901)은, 침상 또는 주상 결정들이 결정화를 촉진시키는 금속원소가 첨가된 영역(부호 902로 나타냄)에 대하여 거의 수직으로 그리고 서로에 대체로 평행하게 성장하기 때문에, 결정들의 방향이 정렬되어 있는 특징을 가진다. 부호 903으로 나타낸 부분은 반대측의 첨가 영역(902)으로부터 연장하는 주상 결정과 침상 결정의 충돌에 의해 형성된 거시적 결정 입계(침상 결정과 주상 결정 사이의 결정 입계와는 구별된다)이다.
도 10은 도 9에 나타낸 횡방향 성장 영역의 내부에 주목하여 결정립 내부의 미세 영역을 확대한 TEM 사진이다. 즉, 본 발명의 결정성 규소막은 거시적으로는 도 9에 나타낸 것과 같은 큰 횡방향 성장 영역(901)으로 구성된 것으로 보이지만, 그 횡방향 성장 영역(901)을 미시적으로 관찰하면, 그 횡방향 성장 영역이 도 10에 나타낸 것과 같은 다수의 침상 또는 주상 결정(1001)의 집합체로 구성되는 것과 같은 결정 구조체로 되어 있다.
도 10에서, 부호 1002는 침상 또는 주상 결정들 사이의 경계를 나타내는 결정 입계를 나타내고, 그 결정 입계(1002)의 연장방향으로부터, 침상 또는 주상 결정(1001)들이 대체로 서로 평행하게 성장한 것이 확인될 수 있다. 한편, 본 명세서에의 결정 입계는, 달리 특정하지 않는 한 침상 또는 주상 결정들 사이의 경계를 나타낸다.
본 발명의 반도체장치에서는, 결정화를 촉진시키는 금속원소(주로 니켈)가 할로겐 원소를 함유하는 분위기에서의 가열처리에 의해 게터링을 통해 제거되어, 1 ×1018 원자/cm3 이상의 농도로 잔류한 니켈의 농도가, 1 ×1018 원자/cm3 이하, 전형적으로는, 1 ×1014∼5 ×1017 원자/cm3(바람직하게는, 활성층 내의 스핀(spin) 밀도 이하)으로 감소된다.
물론, 오염물 등(의도적으로 첨가되지 않은)과 혼합된 다른 금속원소(Cu, Al 등)도 마찬가지로 게터링을 통해 제거되는 것으로 고려된다.
이때, 규소 원자의 댕글링 결합이 가열처리 중에 산소와 결합하여 산화물(산화규소)을 형성하는 것으로 예상된다. 그 결과, "악성의 결정 입계"의 영역에 산화규소가 형성되고, 그 산화규소가 실질적으로 결정 입계로서 기능하는 것으로 고려된다.
이렇게 하여 형성된 결정 입계(1002)는 산화규소와 결정 규소 사이의 계면에 격자 결함이 거의 포함되지 않아서 정합성(整合性)이 우수한 상태를 가지는 것으로 추측된다. 이것은, 열산화에 의해 산화규소가 형성되는 과정과 규소 원자들끼리의 재결합 또는 규소 원자와 산소 원자 사이의 재결합이 니켈의 촉매작용에 의해 조장되는 과정의 상승 효과에 의해, 결함의 원인이 되는 격자들 사이의 규소 원자가 소비되기 때문이다.
즉, 도 10에서, 결정 입계(1002)는 캐리어를 포획하는 결함을 거의 가지지 않아서 침상 또는 주상 결정 내부에서 이동하는 캐리어에 대한 에너지 장벽으로만 기능하는 "양성(良性)의 결정 입계"로서 거동하는 것으로 고려된다.
그러한 결정 입계에서 열산화 반응이 우선적으로 진행하기 때문에, 다른 영역에서보다 더 두꺼운 열산화막이 결정 입계에 형성된다. 따라서, 결정 입계 근방에 인가되는 게이트 전압이 명백하게 작게 되고, 에너지 장벽으로도 될 수 있는 것으로 추측된다.
또한, 이 가열처리가 700℃를 넘는 비교적 높은 온도(대표적으로는, 800∼1100℃)에서 행해지기 때문에, 침상 또는 주상 결정의 내부에 존재하는 전위(轉位) 또는 적층 결함과 같은 결정 결함이 거의 제거된다. 또한, 규소 원자의 잔류하는 댕글링 결합이 막에 함유된 수소 또는 할로겐 원소에 의해 종단된다.
따라서, 본 발명자들은, 이렇게 하여 얻어지고 도 10에 나타낸 상태에서, 다수의 침상 또는 주상 결정의 내부의 영역을 "캐리어에 대하여 실질적으로 단결정인 것으로 간주되는 영역"으로 정의한다.
"캐리어에 대하여 실질적으로 단결정인 것으로 간주되는"것이란, 캐리어가 이동할 때 캐리어의 이동을 방해하는 장벽이 없다는 것을 의미한다. 즉, 결정 결함이 없고 입계가 없거나, 또는 에너지 장벽으로서의 전위 장벽이 없다.
본 발명은, 상기한 바와 같은 구성으로 된 결정성 규소막을 이용하여 TFT로 대표되는 반도체장치의 활성층을 형성하여, 구동회로 또는 논리회로를 구성할 수 있는 고성능의 반도체장치를 실현하는 것이다.
아래에 기재된 바람직한 실시예에 의거하여 본 발명을 상세히 설명한다.
[실시예 1]
본 실시예에서는, 본 발명의 제작방법에 따라 형성된 결정성 규소막이 박막트랜지스터(TFT)의 활성층으로서 사용되는 예를 설명한다. 도 1A∼도 1D는 본 실시예의 TFT 제작공정의 일부를 나타낸다.
한편, 본 실시예에서 이용되는 비정질 규소막의 결정화 수단은 일본 공개특허공고 평7-321339호 공보에 개시된 기술이다. 따라서, 본 실시예에서는 그의 간단한 설명만을 나타내므로, 상세한 것에 대해서는 상기 공보를 참고하기 바란다.
먼저, 절연 표면을 가진 기판(101)을 준비한다. 본 실시예에서는, 석영 기판 상에 하지(下地)층으로서 산화규소막(102)을 2000 Å의 두께로 형성한다. 이 산화규소막(102)의 성막(成膜) 방법으로서는, 감압 열 CVD법, 플라즈마 CVD법, 스퍼터링법 등이 이용될 수 있다.
본 발명자들의 연구에 따르면, 비정질 규소막이 후에 결정화되는 경우 하지층이 치밀한 때, 얻어진 결정성 규소막의 결정성이 우수한 것으로 밝혀졌다. 또한, 그 막이 5 ×1017∼2 ×1019 원자/cm3의 산소를 함유하는 것이 바람직하다. 그 막에 함유된 산소는 결정화를 촉진시키는 금속원소를 후에 게터링하는 공정에서 중요한 역할을 한다.
다음에, 감압 열 CVD법에 의해 비정질 규소막(103)을 200∼1000 Å(본 실시예에서는 350 Å)의 두께로 형성한다. 성막 가스로서는 실란계 가스(SiH4, Si2H6, Si3H8 등)가 사용될 수 있다. 감압 열 CVD법으로 형성된 비정질 규소막은 후의 결정화에서 자연핵 발생률이 작다. 이것은 각각의 결정의 상호 간섭하는(충돌로 인해 성장이 멈추는) 비율을 감소시켜, 횡방향 성장 폭의 확대에 바람직하다.
물론, 비정질 규소막(103)의 성막 방법으로서, 플라즈마 CVD법, 스퍼터링법 등이 사용될 수도 있다.
다음에, 플라즈마 CVD법 또는 스퍼터링법에 의해 산화규소막(104)을 500∼1200 Å의 두께로 형성한 다음, 결정화를 촉진시키는 금속원소가 후에 도입될 산화규소막의 영역만을 에칭에 의해 선택적으로 제거한다. 즉, 이 산화규소막(104)은 비정질 규소막(103)에 니켈을 선택적으로 도입하기 위한 마스크 절연막으로서 기능한다.
산화규소막(104)에 의해 노출된 영역(105)은 지면(紙面)에 수직인 방향으로 길이방향을 가지는 슬릿(slit) 형상으로 형성되어 있다.(도 1A)
그 다음, 산소 분위기에서 UV 광을 조사하여, 영역(105)에서 노출된 비정질 규소막(103)의 표면에 매우 얇은 산화막(도시되지 않음)을 형성한다. 이 산화막은 결정화를 촉진시키는 금속원소가 후에 도입될 때의 용액 도포 공정에서 용액의 습윤성을 향상시키도록 작용한다.
결정화를 촉진시키는 금속원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au으로부터 선택된 일 종류 또는 다수 종류의 원소이다. 본 실시예에서는, Ni(니켈)을 사용하는 예를 설명한다.
그 다음, 소정 농도(본 실시예에서는 중량 환산으로 100 ppm)로 니켈을 함유하는 니켈 질산염 용액(또는 니켈 초산염 용액)을 적하(滴下)하고, 스핀 코팅법에 의해 니켈을 함유하는 얇은 수막(水膜)(106)을 형성한다. 용액 도포 공정에서 니켈염 용액의 농도를 조절함으로써, 비정질 규소막에 첨가되는 니켈의 농도를 쉽게 제어할 수 있다.(도 1B)
그 다음, 불활성 가스 분위기에서 450℃로 약 1시간 수소 추출을 행한 후에, 500∼700℃, 대표적으로는, 550∼600℃의 온도에서 4∼8 시간의 가열처리(제1 가열처리)를 행하여 비정질 규소막(103)을 결정화시킨다. 이렇게 하여, 결정성 규소막(107)이 얻어진다.(도 1C)
이때, 침상 또는 주상 결정이 기판에 대체로 평행하게 연장하도록 결정 성장이 진행한다. 본 실시예에서는, 영역(105)이 도면의 앞쪽으로부터 뒤쪽으로 길이방향을 가지는 슬릿 형상이기 때문에, 결정 성장이 화살표 108로 나타낸 바와 같이 대략 일 방향으로 진행한다. 이때, 결정 성장은 수 백 ㎛ 이상의 길이에 걸쳐 일어날 수 있다.
부호 109는 횡방향 성장 영역(107)보다 높은 농도의 니켈을 함유하는 니켈 첨가 영역을 나타낸다. 그 첨가 영역(109)은 결정 핵이 과도하게 밀집하여 결정 성장하기 때문에, 결정성이 그리 좋지 않다. 따라서, 후에 형성되는 활성층이 그 첨가 영역(109)을 제외한 영역으로 구성된다.
그 다음, 결정화를 위한 가열처리가 끝난 후에, 니켈을 선택적으로 첨가하기 위한 마스크 절연막으로서의 산화규소막(104)을 제거한다. 이 공정은 버퍼 불화수소산 등에 의해 쉽게 행해진다.
할로겐 원소를 함유하는 분위기에서의 가열처리 전 및/또는 후에 결정성 규소막(107)에 엑시머 레이저에 의한 레이저 어닐을 행할 수 있다. 그러나, 레이저 조사에 의해 결정성 규소막의 결정성이 개선될 수 있을지라도, 그 규소막의 표면에 요철이 형성되기 쉬우므로, 주의가 필요하다.
다음에, 그렇게 하여 얻어진 결정성 규소막(107)을 패터닝하여, 후에 TFT의 활성층으로 기능하는 활성층(110)을 형성한다. 본 발명에서는, 활성층의 배치가 중요하다. 이것에 대해서는 후에 설명한다.
활성층(110)의 형성 후, 산화규소막으로 된 두께 200∼1500 Å(본 실시예에서는 300 Å)의 게이트 절연막(111)을 그 활성층(110) 상에 형성한다. 게이트 절연막의 성막 방법으로서는, 플라즈마 CVD법, 열산화 CVD법, 스퍼터링법과 같은 기상법이 사용될 수 있다.
산화규소막 대신에, 질화규소막, 산화질화규소막, 또는 이들 절연막의 적층 막이 사용될 수도 있다.
그 다음, 할로겐 원소를 함유하는 분위기에서의 가열처리(제2 가열처리)를 행한다. 이 가열처리의 주 목적은 할로겐 원소에 의한 금속원소의 게터링 효과를 이용하여 활성층(110)내의 금속원소(특히 니켈)를 제거하는 것이다.(도 1D)
이 게터링 효과를 얻기 위해 700℃를 초과하는 온도에서 게터링을 위한 가열처리를 행하는 것이 중요하다. 그 이하의 온도에서는, 게이트 절연막(111)이 블록킹 층이 되기 때문에 충분한 게터링 효과가 얻어질 수 없을 우려가 있다.
따라서, 그 가열처리는 700℃를 초과하는 온도, 바람직하게는, 800∼1000℃(대표적으로는 950℃)의 온도에서 0.1∼6 시간, 대표적으로는, 0.5∼1 시간 행해진다.
본 실시예에서는, 산소(O2) 분위기에 대하여 0.5∼10 체적%의 염화수소(HCl)를 함유하는 분위기에서 950℃, 30분간의 가열처리가 행해졌다. HCl의 농도가 상기 농도보다 높으면, 막 두께에 필적하는 요철이 결정성 규소막의 막 표면에 형성되므로 바람직하지 않다.
본 실시예에서는, 할로겐 원소를 함유하는 화합물로서 HCl 가스를 예로 들었으나, 그 외의 가스로서, HF, NF3, HBr, Cl2, ClF3, BCl3, F2 및 Br2로 이루어진 군으로부터 선택된 일 종류 또는 다수 종류의 할로겐 함유 화합물이 사용될 수도 있다. 일반적으로, 할로겐의 수소화물 또는 유기물(탄수소화물)이 사용될 수도 있다.
이 공정에서는, 침상 또는 주상 결정의 결정 입계에 편석된 니켈이 할로겐 원소(여기서는, 염소)의 작용에 의해 게터링되어, 니켈이 휘발성 니켈 염화물로 전환되어 공기 중으로 이탈하여 제거되는 것으로 고려된다.
게터링 처리를 받지 않은 활성층(110)내의 니켈의 농도는 SIMS 측정에 의하면 최대 약 1 ×1018 원자/cm3, 적어도 5 ×1017 원자/cm3이다. SIMS 분석 결과, 활성층(110)내의 니켈 농도가 본 실시예의 게터링 처리에 의해 1 ×1018 원자/cm3 이하로, 더욱이는 5 ×1017 원자/cm3 이하로 감소되는 것이 확인되었다.
SIMS의 검출 하한이 대략 1 ×1016 원자/cm3이지만, 후에 설명되는 본 실시예의 TFT의 특성에 따르면, 니켈 농도가 활성층(110) 내의 스핀 밀도(1 ×1015∼l ×1016 cm-3)보다 낮고, 약 1 ×1014 원자/cm3으로 감소되는 것으로 고려된다.
즉, 게터링 처리에 의해, 활성층(110)내의 니켈 농도가 1 ×1016 원자/cm3 이하로, 전형적으로는, 장치 특성에 영향을 주지 않는 정도(바람직하게는 활성층 내의 스핀 밀도보다 낮은), 즉, 1 ×1014∼5 ×1017 원자/cm3으로 감소된다.
본 발명자들의 지견(知見)에 따르면, 결정화를 촉진시키기 위해 사용되는 니켈은 침상 또는 주상 결정의 결정 입계에 주로 편석되는 경향이 있고, 침상 또는 주상 결정의 내부에는 거의 함유되지 않는 것으로 고려된다.
그러나, SIMS 분석에 의하면, 결정 내부 및 결정 입계의 정보가 검출되기 때문에, 본 명세서에서의 니켈 농도는 엄밀하게는, 결정 내부와 결정 입계에 함유된 니켈의 평균 농도를 의미한다.
게터링 공정이 행해지는 경우에는, 게터링 처리에 사용된 할로겐 원소가 1 ×1015∼1 ×1020 원자/cm3의 농도로 결정성 규소막 내에 잔존한다. 이때, 할로겐 원소는 결정성 규소막과 열산화막 사이에 고농도로 분포되는 경향이 있다.
니켈은 결정화에서 침상 또는 주상 결정의 결정 입계 쪽으로 밀려나 편석되어, 니켈이 니켈 실리사이드로 존재하는 것으로 생각된다. 게터링에서, 니켈이 니켈 염화물로 되어 이탈하여, 니켈과의 결합의 절단에 의해 얻어진 규소의 댕글링 결합이 결정 입계에 다수 존재하는 상태가 된다.
그러나, 상기 공정들이 비교적 높은 온도의 산화성 분위기에서 행해지기 때문에, 형성된 댕글링 결합이 산소와 쉽게 결합하여 산화물(SiOX로 표시되는 규소 산화물)을 형성하는 것으로 생각된다. 즉, 본 발명자들은, 상기 일련의 가열공정들에 의해결정성 규소막은 산화규소가 결정 입계로서 기능하는 결정 구조체로 되는 것으로 생각한다.
잔존하는 댕글링 결합은 활성층(110)내에 함유되는 수소 또는 할로겐 원소에 의해 종단되거나 또는 규소 원소끼리의 재결합에 의해 보상된다. 또한, 전위 또는 적층 결함과 같은 결정 결함이 규소 원자의 재결합 또는 재배열에 의해 거의 소멸듸므로, 침상 또는 주상 결정 내부의 결정성도 현저하게 개선되는 것으로 생각된다.
따라서, 활성층(110)내의 니켈은 할로겐 분위기에서의 가열처리에 의해, 장치 특성에 손상을 주지 않는 정도까지 충분히 제거되고, 활성층(110)을 구성하는 침상 또는 주상 결정의 결정성이 현저하게 개선된다. 따라서, 활성층은 캐리어에 대하여 실질적으로 단결정인 것으로 간주될 수 있는 영역을 포함하는 결정 구조체로 구성된다.
상기 가열처리에 의해, 활성층(110)과 게이트 절연막(111) 사이의 계면에서는 열산화 반응이 진행하여, 약 100 Å의 규소막이 산화되고 약 200 Å의 열산화막이 형성된다. 즉, 게이트 절연막(111)의 전체 막 두께는, CVD법에 의해 형성된 막의 두께와 열산화에 의해 형성된 막 두께를 합한 500 Å이 된다.
또한, 상기 할로겐 분위기에서의 가열처리가 행해진 후, 950℃에서 약 1시간 질소 분위기에서의 가열처리를 행하여, 게이트 절연막(111)의 막질(膜質)을 향상시키는 동시에, 반도체와 절연막 사이의 매우 우수한 계면을 실현한다.
활성층(110)이 건식 에칭법에 의해 형성되고, 그 활성층의 형성에서 활성층의 가장자리에 잔류하는 플라즈마 손상부가 TFT의 누설전류를 야기할 우려가 있다. 본 실시예의 경우에는, 활성층의 가장자리가 열산화되기 때문에, 가열처리가 플라즈마 손상부를 제거하는 기능도 한다.
이렇게 하여 게이트 절연막(열산화막)(111)의 형성이 끝난 후에, 게이트 전극을 구성하는 두께 2500 Å의 알루미늄 막(도시되지 않음)을 스퍼터링법에 의해 형성한다. 이 알루미늄 막은 힐록 또는 휘스커를 방지하기 위해 0.2 중량%의 스칸듐을 함유한다.
본 실시예에서는, 게이트 전극(게이트 배선을 포함)을 형성하기 위한 재료로서, 알루미늄을 주성분으로 하는 재료가 사용되었지만, 그 외에도, 텅스텐, 탄탈 또는 몰리브덴 등이 사용될 수도 있다. 또한, 도전성을 부여한 결정성 규소막이 게이트 전극으로 사용될 수도 있다.
그 다음, 도 2A에 나타낸 바와 같이, 알루미늄 막을 패터닝하여, 게이트 전극의 원형(原型)이 되는 섬 형상의 알루미늄막 패턴(112)을 형성한다. 이때 사용되는 레지스트 마스크(도시되지 않음)는 그 대로 잔존시킨다.(도 2A)
그 다음, 알루미늄막 패턴(112)을 양극으로 한 양극산화를 행한다. 이 기술은 공지의 양극산화 기술(예를 들어, 일본 공개특허공고 평7-135318호 공보 참조)을 이용한다. 먼저, 이 양극산화 공정에 의해 알루미늄막 패턴(112)의 측면에 다공질 양극산화막(113)을 형성한다. 본 실시예에서는, 그 양극산화막(113)의 두께를 0.7 ㎛로 하였다.
도 2B에 나타낸 바와 같은 다공질 양극산화막(113)이 형성된 후, 레지스트 마스크(도시되지 않음)를 제거한다. 그 다음, 양극산화를 다시 행하여, 치밀한 양극산화막(114)을 형성한다. 이 치밀한 양극산화막(114)의 두께는 900 Å으로 한다.
상기 공정들을 통해 게이트 전극(115)이 획정(劃定)된다. 치밀한 양극산화막(114)은 후의 공정에서 게이트 전극(115)의 표면을 보호하고 힐록 또는 휘스커의 발생을 억제하는 기능을 한다.
그 다음, 치밀한 양극산화막(114)이 형성된 후, 이 상태에서 소스/드레인 영역을 형성하기 위한 불순물 이온의 주입을 행한다. N채널형 TFT가 제작되는 경우에는, P(인) 이온이 주입될 수 있고, P채널형 TFT가 제작되는 경우에는, B(붕소) 이온이 주입될 수 있다.
이 공정에서, 고농도로 불순물이 첨가된 소스 영역(106) 및 드레인 영역(117)이 형성된다.
그 다음, 초산, 인산 및 질산의 혼합산을 사용하여 다공질 양극산화막(113)을 선택적으로 제거한 후, 인 이온을 다시 주입한다. 이 이온 주입은 소스/드레인 영역의 형성시의 것보다 낮은 도즈량으로 행해진다.(도 2C)
그래서, 소스 영역(116) 및 드레인 영역(117)보다 낮은 불순물 농도를 가지는 저농도 불순물 영역(118, 119)이 형성된다. 그리고, 게이트 전극(115) 바로 아래의 영역(120)은 자기정합적으로 채널 형성 영역이 된다.
채널 형성 영역(120)과 드레인 영역(117) 사이에 배치된 저농도 불순물 영역(119)이 특히 LDD 영역(저농도로 도핑된 드레인 영역)으로 불리고, 이 영역은 채널 형성 영역(120)과 드레인 영역(117) 사이에 형성되는 높은 전계를 완화시키는 효과를 가진다.
채널 형성 영역(120)(엄밀하게는, 침상 또는 주상 결정의 내부)은 진성 또는 실질적으로 진성인 영역으로 구성되어 있다. 진성 또는 실질적으로 진성인 영역이란, 활성화 에너지가 약 1/2(페르미 준위가 금지대의 중앙에 위치한다)이고 불순물 농도가 스핀 밀도보다 낮거나 또는 인 또는 붕소와 같은 불순물이 의도적으로 첨가되지 않은 비(非)도핑 영역인 것을 의미한다.
또한, 상기 불순물 이온 주입 공정 후에, 레이저광, 적외광 또는 자외광의 조사에 의해 이온 주입 영역에 대한 어닐을 행한다. 이 처리에 의해, 첨가된 이온의 활성화와, 이온 주입 시에 받은 활성층 손상의 복구가 행해진다.
300∼350℃의 온도 범위에서 0.5∼1시간 수소화 처리를 행하는 것이 효과적이다. 이 공정에서, 활성층으로부터의 수소 이탈에 의해 생성된 댕글링 결합이 다시 수소에 의해 종단된다. 이 공정이 행해질 때, 활성층에는, 1 ×1021 원자/cm3 이하, 바람직하게는, 1 ×1015∼1 ×1021 원자/cm3의 농도의 수소가 첨가된다.
이렇게 하여, 도 2C에 나타낸 상태가 얻어진 후, 층간절연막(121)을 형성한다. 이 층간절연막(121)은 산화규소막, 질화규소막, 산화질화규소막, 유기수지막, 또는 이들 막의 적층 막으로 구성된다.(도 2D)
유기수지막으로서 폴리이미드가 사용되면, 비유전율이 작기 때문에, 상부 배선과 하부 배선 사이의 기생용량이 감소될 수 있다. 또한, 폴리이미드 막이 스핀 코팅법에 의해 형성될 수 있기 때문에, 막 두께가 쉽게 두껍게 만들어질 수 있어 처리량(스루풋)이 향상될 수 있다.
그 다음, 층간절연막(121)에 콘택트 홀을 형성하고, 소스 전극(122) 및 드레인 전극(123)을 형성한다. 또한, 350℃의 수소 분위기에서의 가열처리를 행함으로써, 장치 전체가 수소화되고, 도 2D에 나타낸 TFT가 완성된다.
도 2D에 도시된 바와 같은 TFT는 설명을 위한 가장 간단한 구조를 가지지만, 본 실시예의 제작공정들에 일부 변경 및/또는 추가를 가하여 소망의 TFT 구조를 만드는 것은 용이하다.
여기서, 활성층(110)의 배치가 그의 형성에 중요한 이유를 도 3에 의거하여 설명한다.
본 실시예를 실시한 경우, 침상 또는 주상 결정들은 서로 대체로 평행하게 성장하여, 결정 입계가 한 방향으로 정렬되는 특징이 있다. 또한, 결정화를 촉진시키는 금속원소가 선택적으로 첨가되면, 침상 또는 주상 결정이 성장하는 방향을 자유롭게 제어하는 것이 가능하다. 이것은 매우 중요한 의미를 가진다.
여기서, 절연 표면을 가진 기판 상에 활성층을 형성하는 예가 도 3에 나타내어져 있다. 도 3은 액티브 매트릭스형 액정 표시장치를 제작하는 경우에 기판(301) 상에 매트릭스 형태로 배치된 활성층들을 나타낸다.
점선(302)으로 표시된 영역들은 니켈을 선택적으로 도입하기 위한 영역들이 존재하는 곳이다. 부호 303은 횡방향 성장 영역들의 충돌에 의해 형성된 거시적 입계가 존재하는 곳을 나타낸다. 이들 영역은 활성층의 형성 후에는 확인될 수 없기 때문에, 이들을 점선으로 나타내었다.
본 실시예에 나타낸 수단에 의해 결정화가 행해지는 경우, 침상 또는 주상 결정들이 니켈 첨가 영역(302)에 대하여 대체로 수직인 방향(도면에서 화살표로 나타낸 방향)으로 성장한다.
따라서, 섬 형상의 반도체 영역(304)이 도 3에 나타낸 바와 같이 배치되면, 채널 방향과 침상 또는 주상 결정들의 결정 입계가 대체로 일치하는 방향으로 정렬될 수 있다. 또한, 니켈 첨가 영역(302)이 기판(301)의 끝에서 끝까지 연장하도록 설계되는 경우에는, 기판의 전체에 상기 구성을 실현하는 것이 가능하다.
그러한 구성이 얻어진 때, 채널 방향과 침상 또는 주상 결정의 방향이 서로 일치한다. 즉, 이것은, 결정이 TFT의 활성층으로 기능할 때, 채널 형성 영역에서 캐리어 이동을 방해하는 에너지 장벽이 극히 작아, 동작 속도의 추가 향상이 기대될 수 있다는 것을 의미한다.
즉, 상기 설명은, 채널 방향에 대해 특정 각도를 가지도록 침상 및 주상 결정들의 방향성을 제어하는 것이 가능하다는 것을 의미한다. 도 3은 특정 각도가 0°인 경우를 나타낸다.
즉, 도 3과는 다른 관점에서, 활성층(304)이 90°만큼 회전된 경우를 고려하는 것도 가능하다. 이 경우, 캐리어 이동도가 낮을지라도, 낮은 오프 전류 특성 및 높은 내압 특성을 기대할 수 있다.
도 4A 및 도 4B는, 도 2D에 도시되고 본 실시예에 따라 본 발명자들에 의해 제작된 반도체장치의 전기 특성을 나타낸다. 도 4A는 N채널형 TFT의 전기 특성(Id-Vg 특성)을 나타내고, 도 4B는 P채널형 TFT의 전기 특성을 나타낸다. Id-Vg 특성을 나타내는 이들 그래프에서, 5개 지점의 측정 결과를 함께 나타내었다.
횡 좌표축의 VG는 게이트 전압 값을 나타내고, 종 좌표축의 ID는 소스와 드레인 사이에서 흐르는 전류 값을 나타낸다. 부호 401, 403으로 나타낸 Id-Vg 특성(Id-Vg 곡선)은 드레인 전압 VD = 1 V일 때의 특성을 나타내고, 부호 402, 404로 나타낸 Id-Vg 특성은 드레인 전압 VD = 5 V일 때의 특성을 나타내며, 부호 405, 406은 전압 VD = 1 V일 때의 누설 전류를 나타낸다.
오프 상태 영역에서의 드레인 전류(Ioff)(도 4A에서는 -1 V 이하, 도 4B에서는 -1 V 이상)와 온 상태 및 오프 상태 영역에서의 누설 전류(IG)는 거의 모든 값이 1 ×10-13 A(측정 하한치) 이하이기 때문에, 그 값들이 잡음(nosie)과 혼동된다.
아래 표 1 및 표 2는 도 4A 및 도 4B에 나타낸 전기 특성으로부터 얻어지는 본 발명에 따른 TFT의 대표적인 특성 파라미터를 나타낸다. 표 1은 N채널형 TFT의 전기 특성의 결과(임의의 20개 지점의 측정)를 나타내고, 표 2는 P채널형 TFT의 전기 특성의 결과(임의의 20개 지점의 측정)를 나타낸다.
[표 1] N채널형 TFT(단일 게이트)의 측정 결과
Figure pat00001
[표 2] P채널형 TFT(단일 게이트)의 측정 결과
Figure pat00002
표 1 및 표 2에서 특별히 주목할 수 있는 점은, 서브스레시홀드 특성(S값)이 60∼100 mV/dec의 범위 내로 매우 작고, 이동도(μFE)가 150∼300 cm2/Vs로 매우 큰 값을 갖는다는 것이다. 본 명세서에서의 이동도는 전계효과 이동도를 의미한다.
이들 측정 데이터는 종래의 TFT에서는 얻어질 수 없고, 본 발명의 TFT가 단결정 상에 제작된 MOSFET에 필적하는 극히 고성능의 TFT라는 것이 입증된다.
동시에, 반복된 측정을 통한 가속 열화(劣化) 시험에 의해, 본 발명의 TFT가 열화에 대해 매우 강하다는 것이 확인되었다. 경험적으로는, 고속동작의 TFT는 열화하기 쉬운 결함을 가지고 있으나, 본 발명의 TFT는 열화하지 않고 매우 높은 내압 특성을 가지는 것으로 판명되었다.
표 1 및 표 2는 또한, 참고로서 평균값과 표준편차(σ값)도 나타낸다. 표준편차는 평균값으로부터의 분산(변동)을 나타내는 척도로서 사용된다. 일반적으로는, 측정 결과(모집단)가 정규 분포(가우스 분포)에 따른 것으로 가정할 때, 전체의 68.3%가 평균값을 중심으로 ±1σ의 범위 내에 있고, 95.4%는 ±2σ의 범위 내에 있으며, 99.7%는 ±3σ의 범위 내에 있는 것으로 알려져 있다.
본 발명자들은 본 실시예의 TFT 특성의 분산을 보다 정확하게 평가하기 위해 540개의 TFT를 측정했고, 그 결과로부터 평균치 및 표준편차를 얻었다. 그 결과, S값의 평균값은 80.5 mV/dec(n채널형)과 80.6 mV/dec(p채널형)이었고, 표준편차는 5.8(n채널형)과 11.5(p채널형)이었다. 이동도(최대)의 평균값은 194.0 cm2/Vs(n채널형)과 131.8 cm2/Vs(p채널형)이었고, 표준편차는 38.5(n채널형)과 10.2(p채널형)이었다.
즉, 본 발명을 이용한 N채널형 TFT에서는, 아래에 나타내는 바와 같은 TFT 특성이 얻어질 수 있다.
(1) S값의 σ값은 10 mV/dec 이내, 바람직하게는, 5 mV/dec 이내이다.
(2) S값은 80±30 mV/dec 이내, 바람직하게는, 80±15 mV/dec 이내이다.
(3) μFE의 σ값은 40 cm2/Vs 이내, 바람직하게는, 35 cm2/Vs 이내이다.
또한, 본 발명을 이용한 P채널형 TFT에서는, 아래에 나타내는 바와 같은 TFT 특성이 얻어질 수 있다.
(1) S값의 σ값은 15 mV/dec 이내, 바람직하게는, 10 mV/dec 이내이다.
(2) S값은 80±45 mV/dec 이내, 바람직하게는, 80±30 mV/dec 이내이다.
(3) μFE의 σ값은 15 cm2/Vs 이내, 바람직하게는, 10 cm2/Vs 이내이다.
상기한 바와 같이, 본 발명에 따른 TFT는 극히 우수한 전기 특성을 실현하고, 이 TFT는, 종래 단결정 상에 형성된 MOSFET만이 사용되었던 복잡한 SRAM 회로 또는 DRAM 회로와 같은 고속동작을 요하는 논리회로를 구성할 수 있다.
또한, 본 실시예에서는 단일 게이트 구조의 TFT의 제작공정의 예만을 설명하였지만, 본 발명은 이중 게이트 구조의 TFT 또는 그 이상의 게이트 전극을 가지는 다중 게이트 구조의 TFT에도 적용될 수 있다.
또한, 본 발명은 활성층의 결정성을 높임으로써 실현될 수 있고, 내열성이 허용하는 한 TFT 구조에 상관없이 실시될 수 있다.
[본 발명에 의해 얻어진 결정 구조체에 관한 지견(知見)]
본 발명에 의해 얻어진 결정성 규소막은 도 10에 나타낸 바와 같은 침상 또는 주상 결정들의 집합체로 된 결정 구조체라는 것은 이미 설명하였다. 여기서는, 본 발명에 의한 결정 구조체와 다른 방법으로 얻어진 결정 구조체를 비교한다.
도 11에 나타낸 사진은 비정질 규소막의 결정화까지가 실시예 1의 과정을 통해 완료된 샘플의 TEM 사진이다. 즉, 이 사진은 할로겐 원소를 포함하는 가열처리를 받지 않은 결정성 규소막의 결정 구조를 나타낸다.
도 11에서 확인될 수 있는 바와 같이, 결정화 직후에는 침상 또는 주상 결정의 내부에 많은 전위 결함(부호 1101로 표시된 원 안의)이 존재한다. 그러나, 도 10에 나타낸 TEM 사진에서는, 그러한 전위 결함이 결정들의 내부에서 확인되지 않고, 미세한 결정 구조가 얻어지는 것으로 이해된다.
이것은 할로겐 원소를 함유한 분위기에서의 가열처리가 결정성의 개선에 크게 기여한다는 것을 입증한다.
도 12는 비정질 규소막의 결정화 조건을 본 발명과 다르게 한 경우의 결정 구조체를 나타낸다. 구체적으로는, 600℃, 48 시간의 질소 분위기에서의 가열처리를 행하여 비정질 규소막을 결정화하고, 약 900∼1100℃에서의 열산화 처리를 행하였다.
상기한 방식으로 형성된 결정성 규소막은, 도 12에 나타낸 바와 같이 개개의 결정립이 크고, 불규칙하게 분포된 입계에 의해 분할되어 있는 상태를 가진다.
도 12에서, 결정립(1201)들이 불규칙한 입계(1202)들에 의해 둘러싸인 상태로 되어 있다. 따라서, 도 12에 나타낸 결정 구조체를 실제로 TFT의 활성층으로 이용하면, 불규칙한 입계(1202)에 의해 발생된 에너지 장벽이 캐리어의 이동을 저해한다.
한편, 도 10에 나타낸 결정 구조체는 결정 입계(1002)들이 어느 정도의 규칙성을 가지고 배열된 상태를 가진다. 따라서, 침상 또는 주상 결정의 내부에 캐리어 이동을 저해하는 에너지 장벽이 없는 것으로 고려된다.
본 발명자들에 의해 행해진 1만 내지 5만배 정도의 광시야에 의한 침상 또는 주상 결정들의 배열 상태를 관찰한 결과, 침상 또는 주상 결정이 지그재그로 진행하는 경우가 있음이 확인되었다. 이것은 결정 성장이 에너지적으로 안정한 방향으로 진행하는 경향에 기인하는 현상이다. 결정 방향이 전환되는 곳에는 일종의 입계가 형성되는 것으로 추측된다.
그러나, 본 발명자들은, 침상 또는 주상 결정의 내부에 발생된 입계가 에너지적으로 불활성인 쌍정(雙晶) 입계와 같은 것이 아닌가 추측한다. 즉, 본 발명자들은, 그 결정 입계는 결정 방향이 서로 다르더라도 정합성 좋게 연속적으로 결합된 입계이고, 또한, 캐리어 이동을 방해하는 에너지 장벽이 되지 않도록 하는 입계(실질적으로는 입계로 간주되지 않는다)인 것으로 생각한다.
상기한 바와 같이, 일반 공정에 의해 결정화된 결정성 규소막은 도 12에 나타낸 바와 같은 결정 구조를 가지며, 캐리어의 이동을 차단하도록 불규칙한 입계가 분포되어 있기 때문에, 높은 이동도를 얻는 것이 어렵다.
그러나, 본 발명에 의한 결정성 규소막은 도 10에 나타낸 바와 같은 결정 구조를 가지고, 결정 입계들이 대체로 한 방향으로 정렬되어 있으며, 침상 또는 주상 결정의 내부에 실질적으로 에너지 장벽이 되는 입계가 없는 것으로 된다. 즉, 캐리어가 차단됨이 없이 결정의 내부에서 이동할 수 있어, 극히 높은 이동도가 얻어질 수 있다.
특히, 본 발명에 의해 얻어진 침상 또는 주상 결정의 주목할 만한 점은, 결정이 요철이나 응력 등에 기인한 왜곡을 피하면서(결정 방향을 바꾸면서) 수 십 내지 수 백 ㎛의 거리에 걸쳐 연속적으로 성장하는 것으로 생각된다는 것이다.
본 발명자들의 추측이 정확하다면, 본 발명에 의한 결정성 규소막은, 결정 내부에 캐리어를 포획할 수 있는 입계를 형성함이 없이 성장하는 특정 결정들의 집합체로 구성되는 아주 새로운 결정 구조체이다.
[실시예 2]
본 실시예는 실시예 1에 나타낸 TFT에 의해 CMOS 회로를 형성하는 예이다. CMOS 회로는 실시예 1에 나타낸 바와 같은 구조를 가지는 N채널형 TFT와 P채널형 TFT를 상보적으로 결합하여 구성된다.
본 실시예에서의 CMOS 회로 제작공정을 도 5A∼도 5D 및 도 6A∼도 6C에 의거하여 설명한다. 본 발명에 의해 형성된 결정성 규소막의 응용범위는 넓고, CMOS 회로를 형성하는 방법이 본 실시예에 한정되는 것은 아니다.
먼저, 실시예 1에 나타낸 제작과정에 따라, 석영 기판(501)상에 산화규소막(502)을 형성하고, 그 위에 결정성 규소막(도시되지 않음)을 형성한다. 그 결정성 규소막을 패터닝하여, N채널형 TFT의 활성층(503)과 P채널형 TFT의 활성층(504)을 형성한다.
활성층(503, 504)이 형성된 후, 게이트 절연막(505)을 형성하고, 할로게 원소를 함유하는 분위기에서의 가열처리를 행한다. 본 실시예에서는, 공정 조건을 실시예 1과 동일하게 하였다. 이렇게 하여, 활성층(503, 504)이 본 발명의 결정 구조체로 되고, 양호한 막질과 계면을 가진 게이트 절연막(505)이 형성된다.
그 다음, 후에 게이트 전극의 원형을 구성하는 알루미늄 막(도시되지 않음)을 형성하고 패터닝하여 알루미늄막 패턴(506, 507)을 형성한다(패터닝을 위해 사용된 레지스트 마스크는 패턴 형성 후에도 남아 있다).
이렇게 하여, 도 5A에 나타낸 상태가 얻어진다. 알루미늄막 패턴(506, 507)의 형성 후에, 실시예 1에서와 동일한 조건 하에 알루미늄막 패턴(506, 507)의 측면에 다공질 양극산화막(508, 509)을 형성한다. 본 실시예에서는, 그 다공질 양극산화막(508, 509)의 두께를 0.5 ㎛로 하였다.
그 다음, 실시예 1에서와 동일한 조건 하에, 치밀하고 단단한 양극산화막(510, 511)을 형성한다. 그러나, 본 실시예에서는, 최종 전압을 조정하여 막 두께를 700 Å이 되게 하였다. 이 공정에서, 게이트 전극(512, 513)이 획정(劃定)된다. 이렇게 하여, 도 5B에 나타낸 상태가 얻어진다.
도 5B에 나타낸 상태가 얻어진 후, 건식 에칭법에 의해 게이트 절연막(505)을 에칭한다. 이 에칭 공정에서, 게이트 전극(512, 513)과 다공질 양극산화막(508, 509)이 마스크로 기능하여 그들 바로 아래의 게이트 절연막만이 잔류하도록 한다. 에칭 후 다공질 양극산화막(508, 509)을 제거하면, 도 5C에 나타낸 상태가 얻어진다.
그 다음, P채널형 TFT를 덮도록 레지스트 마스크(514)를 형성하고, N형 도전성을 부여하는 불순물로서 인(P) 이온을 도핑한다. 이 도핑은 50 KeV의 가속 전압과, 0.1∼5 ×1013 원자/cm2, 바람직하게는, 0.5∼2 ×1013 원자/cm2의 도즈량으로 행해진다.
이 도핑 공정에서의 가속 전압이 비교적 높기 때문에, 인 이온이 게이트 절연막을 통과하여 활성층(503) 속으로 주입된다. 그 결과, 인 이온이 영역(515, 516)에 첨가된다.(도 5C)
그 다음, 도 5D에 나타낸 바와 같이, 인 이온을 재차 주입한다. 이 인 이온 주입은 5 KeV의 낮은 가속 전압과, 0.1∼1 ×1015 원자/cm2, 바람직하게는, 2∼5 ×1014 원자/cm2의 도즈량으로 실행한다. 이 공정의 결과로, 고농도로 인 이온이 첨가된 영역(517, 518)이 형성된다.
도 5D에 나타낸 공정이 완료된 시점에서, N채널형 TFT의 활성층이 완성된다. 즉, N채널형 TFT의 소스 영역(517), 드레인 영역(518), 저농도 불순물 영역(또는 LDD 영역)(519, 520) 및 채널 형성 영역(521)이 획정된다.
그 다음, 도 6A에 나타낸 바와 같이, 좌측의 N채널형 TFT를 덮는 레지스트 마스크(522)를 형성한다. 도 6A에 나타낸 상태에서, P형 도전성을 부여하는 불순물로서 붕소(B) 이온을 주입한다. 이 붕소 이온의 도핑은 인 이온의 경우와 같이 2번으로 나누어 행해진다.
첫 번째 붕소 이온 도핑은 30 KeV의 가속 전압과, 0.1∼5 ×1014 원자/cm2, 바람직하게는, 약 0.5∼2 ×1014 원자/cm2의 도즈량으로 행해진다. 이 공정에 의해, 붕소 이온이 영역(523, 524)에 첨가된다.(도 6A)
두 번째 붕소 이온 도핑은 5 KeV의 가속 전압과, 0.1∼1 ×1015 원자/cm2, 바람직하게는, 2∼5 ×1014 원자/cm2의 도즈량으로 행해진다. 이 공정에 의해, 고농도로 붕소 이온이 첨가된 영역(525, 526)이 형성된다.(도 6B)
상기 공정들에 의해, P채널형 TFT의 소스 영역(525), 드레인 영역(526), 저농도 불순물 영역(또는 LDD 영역)(527, 528) 및 채널 형성 영역(529)이 획정된다.
그 다음, 도 6B에 나타낸 공정의 완료 후, 레지스트 마스크(522)를 제거하고, 레이저광, 적외광, 또는 자외광과 같은 강광(强光)을 기판의 전면(全面)에 조사한다. 이 공정에 의해, 첨가된 불순물 이온이 활성화되고, 불순물이 주입된 영역의 손상이 복구된다.
그 다음, 층간절연막(530)을 4000 Å의 두께로 형성한다. 이 층간절연막(530)은 산화규소막, 산화질화규소막, 질화규소막, 유기수지막 중 어느 하나로 형성될 수 있고, 또는 이들의 다층 구조로 형성될 수도 있다. 이들 절연막은 플라즈마 CVD법, 열 CVD법, 또는 스핀 코팅법에 의해 형성될 수 있다.
그 다음, 콘택트 홀을 형성하고, N채널형 TFT의 소스 전극(531)과 P채널형 TFT의 소스 전극(532)을 형성한다. 드레인 전극(533)은 N채널형 TFT와 P채널형 TFT에 의해 공유되어 CMOS 회로가 실현된다.(도 6C)
상기 공정들을 통해서, 도 6C에 나타낸 구조의 CMOS 회로가 형성된다. 이 CMOS 회로는 가장 단순한 구성의 인버터 회로이다. 홀수 번째 CMOS 인버터 회로를 직렬로 연결하여 형성된 폐회로가 링 오실레이터로 불리고, 이 링 오실레이터는 반도체장치의 동작 속도를 평가할 때 사용된다.
도 7A에 나타낸 상면 사진은 본 실시예에 따라 제작된 CMOS 회로의 조합에 의해 구성된 링 오실레이터 회로이다. 본 발명자들은 실제로 본 발명을 이용하여 액티브 매트릭스형 액정 표시장치를 시작(試作)하였고, 그의 구동회로의 동작 성능을 링 오실레이터에 의해 확인하였다.
도 7A에 나타낸 링 오실레이터를 구성하는 CMOS 회로의 게이트 전극의 폭은 0.6 ㎛ 정도로 얇고, 채널 형성 영역은 대개 단채널 효과가 발생할 정도까지 미세하게 만들어졌다.
도 7B는 참고를 위한 시프트 레지스터 회로의 사진이다. 도 7B에 나타낸 시프트 레지스터 회로는 시작(試作)된 주변 구동회로를 구성하는 중요한 회로들 중 하나이고, 화소 영역의 어드레스를 지정하는 논리회로이다. 특히, 수평방향 주사용(소스측 용) 시프트 레지스터 회로는 실제 동작 시에 수 MHz 내지 수 십 MHz 정도의 매우 높은 주파수에서 구동하는 것이 요구된다.
링 오실레이터의 발진 주파수는 9, 19 및 51개 그룹(단(段))의 CMOS 회로를 접속한 링 오실레이터에 의해 측정되었다. 그 결과, 3∼5 V의 전원 전압, 9개 단의 링 오실레이터에서, 300 MHz 이상, 또는 몇몇 오실레이터에서는 500 MHz 이상의 발진 주파수가 얻어졌다. 그리하여, 동작 속도가 매우 높은 것으로 밝혀졌다.
이들 값은, 동작 속도가 종래의 제작공정에 의해 형성된 링 오실레이터보다 거의 20배 더 높다는 것을 의미한다. 전원 전압이 1∼5 V의 범위에서 변경되더라도, 수 십 내지 수 백 MHz의 발진 주파수가 항상 실현된다.
상기한 바와 같이, 본 발명을 이용한 CMOS 회로는, 회로 설계상 추가 값이 강제로 부가되는 상태에서도 어떠한 문제점 없이 고속으로 동작할 수 있고, 모든 논리회로를 만족시키는 성능을 갖는다.
또한, 채널 길이가 0.6 ㎛로 매우 미세화되어 있더라도, CMOS 회로는 본 실시예에 나타낸 바와 같은 극히 높은 속도의 동작에 견디도록 매우 높은 내압 특성을 가진다. 이것은, 본 발명에 의한 TFT가 단채널 효과에 거의 영향을 받지 않고, 매우 높은 신뢰성을 가진다는 것을 의미한다.
[본 발명의 구성으로부터 유도되는 추론]
실시예 1 및 실시예 2에 나타낸 바와 같이, 본 발명에 따라 형성된 TFT는 매우 높은 성능(고속동작 특성, 높은 내압 특성)을 갖는다. TFT가 고속동작 특성을 가지면서도 열화에 강하다고 하는 특징은 경험적으로는 특이한 현상이라고 말할 수 있다. 본 발명자들은 본 발명에 의한 TFT가 열화 저항이 우수하였던 이유를 고찰하였고, 아래 설명되는 이론을 추론하였다.
본 발명자들은 본 발명에 의한 TFT의 내압이 높은 이유로서 침상 또는 주상 결정의 결정 입계의 영향을 중시하였다. 즉, 본 발명자들은 채널 형성 영역에 국부적으로 존재하는 결정 입계(산화물 영역인 것으로 예상된다)가 소스 영역과 드레인 영역 사이, 특히 채널 형성 영역과 드레인 영역 사이에 인가되는 높은 전계를 효과적으로 완화시키는 것으로 추측하였다.
구체적으로는, 본 발명자들은, 결정 입계들이 특히, 공핍층 전하에 의해 형성되고 드레인 영역으로부터 연장하는 전계를 억제하고, 그 결정 입계들은 드레인 전압이 높게 되는 상태(드레인측 공핍층 전하가 증가하는 상태)에서도 소스측의 확산 전압을 변화시키지 않도록 기능한다고 고려하였다.
요약하면, 본 발명에 의한 결정성 규소막이 활성층으로 사용되는 경우, 채널 형성 영역이 하기 구성을 만족시키는 것으로 생각된다.
(1) 캐리어가 이동하는 영역에 실질적으로 진성(캐리어에 대해)의 영역(침상 또는 주상 결정 내부의)이 존재한다.
(2) 캐리어의 이동을 억제하거나 또는 채널 방향(소스와 드레인을 연결하는 방향)으로 인가되는 전계를 완화시키는 에너지 장벽이 존재한다.
따라서, 상기한 2가지 구성을 만족시킴으로써, 즉, 캐리어에 대해 실질적으로 진성인 채널 형성 영역과, 국부적으로 형성된 에너지 장벽을 가지는 구성으로 함으로써, 본 발명에서 나타내는 바와 같은 우수한 특성을 가지는 TFT가 제작될 수 있는 것으로 생각된다.
상기 구성들은 몇몇 가정이 부가되더라도 본 발명자들의 실험적 데이터로부터 유도된다. 그래서, 본 발명자들은, 그 구성들이 인위적으로 형성되면, 유사한 효과가 얻어질 수 있는 것이 아닌가 예상하였다.
그 결과, 본 발명자들은 단채널 효과를 억제하는데 효과적인 구성을 제안하게 되었다. 여기서는, 간단히 설명하지만, 하기 고려사항은 현 상황에서는 단지 추측의 범위 내에 있다.
단채널 효과란, 스레시홀드 전압의 저하, 펀치스루 현상에 따른 내압의 저하, 서브스레시홀드 특성의 열화 등을 총칭하는 일반적인 용어이다. 특히 문제가 되는 펀치스루 현상은, 드레인측의 공핍층이 소스 영역까지 연장하여 소스측의 확산 전압이 저하되고, 소스와 드레인 사이에서 관통 전류가 흐르는 현상이다.
그래서, 본 발명자들은 본 발명의 결정 입계의 효과에 주목하였고, 대략 0.01∼2 ㎛의 채널 길이를 갖는 단채널 TFT에서는, 채널 형성 영역에 인위적이고 국부적으로 불순물 영역을 제공함으로써, 드레인측 공핍층의 연장을 억제하는 효과가 얻어질 수 있는 것으로 추측하였다.
그러한 구성은 활성층이 도 8A∼도 8C에 나타낸 바와 같은 구성을 가지게 함으로써 얻어질 수 있는 것으로 생각된다. 도 8A에서, 부호 801은 소스 영역을 나타내고, 802는 드레인 영역, 803은 채널 형성 영역을 나타낸다. 채널 형성 영역(803)내에 불순물 영역(804)이 인위적으로 형성된다. 그 채널 형성 영역(803)에서, 불순물 영역(804) 이외의 영역(805)은 캐리어가 이동하는 실질적으로 진성인 영역이다.
여기서, 도 8A에 나타낸 구조는 도 10에 나타낸 본 발명의 결정 구조체와 유사한 구조라는 것이 중요하다. 즉, 도 10에서 부호 1001로 나타낸 결정 입계는 도 8A의 불순물 영역(804)에 대응하고, 도 10에 나타낸 침상 또는 주상 결정은 캐리어들이 이동하는 도 8A의 영역(805)에 대응한다.
따라서, 채널 형성 영역(803) 내에 배치된 불순물 영역(804)이, 채널 형성 영역 내에 빌트인(bult-in) 전위(에너지 장벽이라고도 불림)가 높은 영역을 국부적으로 형성하고, 이 에너지 장벽에 의해 드레인측 공핍층의 연장이 효과적으로 억제된다고 추측할 수 있다.
도 8B는 도 8A의 A-A'선에 따른 단면도이다. 부호 806은 절연 표면을 가진 기판을 나타낸다. 도 8C는 도 8A의 B-B'선에 따른 단면도이다.
도 8C에서, Wpi,n은 불순물 영역(804)의 폭을 나타내고, Wpa,m은 캐리어가 이동하는 영역의 폭을 나타낸다. 여기서, n과 m은, 채널 형성 영역(803)내에서 Wpi,n이 n번째 불순물 영역의 폭이고, Wpa,m이 캐리어가 이동하는 m번째 영역의 폭이라는 것을 의미한다.
따라서, 본 발명에 의한 TFT의 실제 전계효과 이동도는 아래에 나타낸 이론 식에 실효적인 채널 폭 Wpa (Wpa,m을 1에서 m까지 더한 총합)를 대입함으로써 얻어진다.
μFE = 1/Cox(ΔId/ΔVg) ·1/Vd ·L/W
여기서, Cox는 게이트 산화막의 정전용량이고, ΔId 및 ΔVg는 각각 드레인 전류 Id 및 게이트 전압 Vg의 변화량이고, Vd는 드레인 전압, L과 W는 각각 채널 길이 및 채널 폭이다.
그러나, 실효적인 채널 길이 Wpa를 측정하는 것이 현실적으로 불가능하므로, 본 명세서에서의 전계효과 이동도는 채널 폭의 설계 값 W를 대입함으로써 얻어진다. 즉, 실제 이동도보다 작은 값이 얻어지는 것으로 생각된다.
도 8A에 나타낸 바와 같은 배치로 불순물 영역들을 제공하는 것은 이동도의 향상에 매우 큰 의미를 가지는 것으로 예상된다. 이하, 그 이유를 설명한다.
이동도(μFE)는 반도체막(여기서는, 규소막이 예로서 사용됨)에서의 캐리어의 산란에 의해 결정되고, 규소막에서의 산란은 격자 산란과 불순물 산란으로 크게 나누어진다. 그의 조합에 의해 형성되는 전체 이동도 μ는 다음 식으로 나타내어진다.
μ = (l/μ1 + l/μi)-1 (1)
상기 식 (1)은, 전체 이동도 μ가, 격자 산란의 영향을 받은 경우의 이동도 μl(l은 lattice를 의미한다)의 역수와, 불순물 산란의 영향을 받은 경우의 이동도 μi(i는 impurity를 의미한다)의 역수의 합에 반비례한다는 것을 의미한다. 또한, 격자 산란 및 불순물 산란은 각각 아래 식으로 나타내어진다.
μl ∝ (m*)-5/2T-3/2 (2)
μi ∝ (m*)-1/2Ni-1T3/2 (3)
이들 식에 따르면, 채널 형성 영역 전체에 균일하게 불순물이 첨가된 상태에서는, 이동도는 불순물 산란의 영향을 받아 증가될 수 없다. 그러나, 도 12에 나타낸 구성의 경우, 불순물 영역이 국부적으로 형성되어 있기 때문에, 캐리어가 이동하는 영역에는 불순물이 첨가되지 않아서, 그 영역들은 캐리어에 대해 실질적으로 진성이다.
즉, 그것은 이론적으로는 식 (3)의 이온화된 불순물의 농도 Ni가 제한 없이 제로(0)에 가깝게 되는 것을 의미하므로, 이동도 μi가 제한 없이 무한대에 접근한다. 즉, 그것은 식 (1)의 1 /μi 항이 무시될 수 있도록 불순물이 감소되는 것을 의미하므로, 전체 이동도 μ가 제한 없이 이동도 μ1 에 접근하는 것으로 추측된다.
또한, 도 8A에서, 불순물 영역(804)이 채널 방향에 대체로 평행하도록 배치되는 것이 중요하다. 그러한 배치는 도 10에 나타낸 침상 또는 주상 결정의 연장 방향이 채널 방향과 일치하는 경우에 해당한다.
그러한 배치의 경우, 불순물 영역(804)이 "양성(良性)의 결정 입계"로서 기능하는 것으로 예상되기 때문에, 이 영역이 캐리어를 포획함이 없이 캐리어 이동방향을 규제하는 레일로서 기능하는 것으로 추측된다. 이것은 캐리어끼리의 충돌에 기인한 산란의 영향을 감소시키는 점에서 매우 중요한 구성이다.
또한, 상기 구성을 제공함으로써, 단채널 효과의 하나인 스레시홀드 전압의 저하가 억제될 수 있는 것으로 예상된다. 이것은, 채널 폭이 극히 좁게 된 때 불순물 영역들 사이에 발생되는 협채널 효과를 인위적으로 야기시키는 것이 가능하다는 추론에 근거한 예상이다.
상기한 바와 같이, 드레인측 공핍층의 연장을 억제함으로써 펀치스루 현상이 억제될 수 있는 것으로 생각된다. 펀치스루 현상을 억제함으로써, 내압의 향상뿐만 아니라 서브스레시홀드 특성(S값)의 향상도 얻어지는 것으로 기대된다.
서브스레시홀드 특성의 향상은, 본 구성을 이용함으로써 드레인측 공핍층이 차지하는 체적이 감소될 수 있다는 추론으로부터 아래와 같이 설명될 수 있다.
도 8A에 나타낸 구성이 제공된 때, 공핍층의 연장이 효과적으로 억제될 수 있으면, 드레인측 공핍층이 차지하는 체적을 대폭적으로 감소시키는 것이 가능하다. 따라서, 공핍층의 전체 전하가 작게 될 수 있기 때문에, 공핍층 정전용량이 작게 될 수 있는 것으로 생각된다. 여기서, S값을 도출하기 위한 식이 아래의 근사식으로 나타내어진다.
S ≒ ln10 ·kT/q[1 + (Cd + Cit)/Cox] (4)
상기 식 (4)에서, k는 볼쯔만(Boltzmann) 상수이고, T는 절대온도, q는 전하량, Cd는 공핍층의 정전용량, Cit는 계면 준위의 등가 정전용량, Cox는 게이트 산화막의 정전용량이다. 따라서, 이 구성에서는, 공핍층의 정전용량 Cd 및 계면 준위의 등가 정전용량 Cit가 제로에 가능한 한 가깝게 되면, Cd = Cit = 0의 이상적인 상태가 실현되는 반도체장치, 즉, S값이 60 mV/decade인 반도체장치가 실현될 수 있는 가능성이 있다.
그러나, 식 (4)는 S값을 도출하기 위한 근사식이고, TFT에서는, 이 근사식에 따르지 않고 60 mV/decade 이하의 측정 값이 얻어지는 경우가 있다.
본 발명으로부터 추측되는 이 구성에서는, 본 발명의 결정 입계에 상당하는 불순물 영역으로서, 산소 외에 질소 또는 탄소가 사용될 수도 있다. 이것은, 이 구성의 목적이 채널 형성 영역에 에너지 장벽을 인위적으로 배치하는 것이기 때문이다.
따라서, 에너지 장벽을 형성한다는 관점에서 고려하면, 반전층의 도전형과 반대의 도전형을 갖는 불순물 영역이라도 효과를 갖는다고 말할 수 있다. 즉, 그 불순물 영역은 N채널형 반도체장치의 경우에는 붕소 이온을 사용하고, P채널형 반도체장치의 경우에는 인 이온을 사용하여 형성될 수 있다고 말할 수 있다.
불순물 영역이 인 또는 붕소 이온에 의해 형성되는 경우, 첨가되는 불순물 이온의 농도에 의해 스레시홀드 값을 직접 제어하는 것이 가능하다.
상기한 바와 같이, 이 구성은, 본 명세서에 개시된 발명의 구성과 실험적 사실에 기초한 본 발명자들의 추측으로부터 유도되는 기술이다. 이 구성을 실시함으로써, 채널 길이가 극히 짧은 디프(deep) 서브마이크론 영역의 반도체장치에서 문제가 되는 단채널 효과를 효과적으로 억제하는 것이 가능한 것으로 생각된다.
[실시예 3]
본 실시예는 실시예 1에 나타낸 것과는 다른 제작공정을 나타낸다. 구체적으로는, 활성층의 형성 전에, 게터링을 통해 니켈을 제거하기 위해 결정성 규소막에 대하여 할로겐 원소를 함유하는 분위기에서의 가열처리가 행해진다.
본 실시예에 나타낸 공정을 실시예 1과 조합함으로써, 활성층 내의 니켈 농도를 더욱 효과적으로 감소시키는 것이 가능하다.
700℃를 초과하는 가열처리에 의해 결정성 규소막의 막 두께가 감소되기 때문에, 본 실시예는 활성층을 얇게 하는 효과도 가진다. 막 두께가 얇게 되면, 이동도가 향상되고 오프 전류가 감소되는 것으로 기대된다.
[실시예 4]
본 실시예는 실시예 1에 나타낸 것과는 다른 제작공정을 나타낸다. 구체적으로는, 실시예 1에서 게이트 절연막(111)을 형성하는 공정이 생략되고, 활성층의 형성 직후, 할로겐 원소를 함유하는 분위기에서의 가열처리가 행해진다.
이때 형성된 열산화막에 대한 어닐이 실시예 1에서와 같이 질소 분위기에서 행해지면, 막질이 향상될 수 있다. 이 경우, 그러한 열산화막만으로 게이트 절연막을 형성하는 것이 가능하다. 열산화막의 막 두께는 가열처리 조건을 제어함으로써 100∼1500 Å(대표적으로는 500∼1000 Å)의 범위 내에서 조절될 수 있다.
게이트 절연막이 열산화막만으로 형성되면, 고속으로 동작할 수 있는 반도체장치가 얻어질 수 있고, 게이트 절연막의 성막 공정이 간략화될 수 있는 특징이 얻어진다. 그러나, 막 두께를 균일하게 하는 것이 곤란한 경우가 많다.
또한, 상기 공정에 의해 형성된 열산화막 상에 기상법에 의해 절연막을 퇴적하고, 이들 적층 막에 의해 게이트 절연막을 형성하는 것도 가능하다. 이 경우, 게이트 내압이 향상되지만, 열산화막과 기상법에 의한 막 사이의 계면을 청결하게 하는 것이 중요하다.
또한, 상기 공정이 금속원소(특히 니켈)를 제거하는 공정인 것으로 하여, 상기 공정에 의해 형성된 열산화막을 제거하고, 열산화막을 다시 형성하여 게이트 절연막을 만드는 것도 가능하다. 또한, 열산화막이 제거된 후, 기상법에 의해 활성층 상에 게이트 절연막을 형성하는 것도 가능하다. 이 경우, 활성층과 게이트 절연막 사이의 계면에 존재하는 과잉 불순물의 농도를 감소시키는 것이 가능하지만, 활성층의 표면의 청정도에 주의해야 한다.
[실시예 5]
본 실시예는 본 발명을 응용하여 제작된 TFT를 DRAM(Dynamic Random Access Memory)과 SRAM(Static Random Access Memory)에 응용하는 예를 나타낸다.
DRAM은 기억되는 정보가 커패시터에 전하로서 저장되는 형식의 메모리이다. 커패시터에 대한 정보로서의 전하의 출입은 커패시터에 직렬로 접속된 TFT에 의해 제어된다. 도 13A는 DRAM의 1개의 메모리 셀을 구성하는 TFT와 커패시터의 회로를 나타낸다.
워드 선(1301)에 의해 게이트 신호가 주어진 때, TFT(1303)가 온(ON)으로 된다. 이 상태에서, 전하가 비트 선(1302)측으로부터 커패시터(1304)로 전달되어 정보를 기입하거나 또는 하전된 커패시터로부터 전하가 취해져 정보를 판독한다. 즉, 커패시터에 저장된 전하를 TFT를 통해 기입하고 판독함으로써, 회로가 메모리 셀로서 기능한다.
DRAM은 TFT와 커패시터만으로 1개의 메모리 셀을 구성하기 때문에 1개의 메모리 셀을 구성하는 구성요소의 수가 매우 적게 되는 특징을 가져, 높은 집적밀도의 대규모 메모리를 구성하는데 적합하다. 또한, 비용이 낮게 유지될 수 있기 때문에, DRAM은 현재 대량으로 사용되고 있다.
또한, DRAM 셀이 TFT를 사용하여 형성되는 경우의 특징은, 축적용량을 작게 설정할 수 있기 때문에 낮은 전압에서의 동작이 가능하게 된다는 것이다.
도 13B는 수동 부하소자로서 고저항을 사용한 SRAM 회로를 나타낸다. 또한, TFT가 수동 부하소자와 동일한 기능을 행하는 SRAM 구성을 만드는 것도 가능하다.
SRAM은 플립플롭과 같은 쌍안정 회로를 메모리 셀로서 사용하는 메모리이고, 쌍안정 회로의 온-오프 또는 오프-온의 2가지 안정 상태에 대응하는 2진 정보값(0 또는 1)을 기억하는 것이다. 전원이 공급되는 한 기억이 유지되는 점에서 유리하다.
부호 1305는 워드 선을 나타내고, 1306은 비트 선을 나타낸다. 부호 1307은 고저항에 의해 구성된 부하소자를 나타내고, 2쌍의 드라이버 트랜지스터(1308)와 2쌍의 액세스 트랜지스터(1309)에 의해 SRAM이 구성된다.
상기 구성의 SRAM은 고속동작이 가능하고 신뢰성이 높고 시스템에의 조립이 용이하다는 특징을 가진다.
[실시예 6]
본 실시예는 실시예 1의 반도체장치와 실시예 2의 CMOS 회로를 사용하여 동일 기판 상에 화소 매트릭스 회로와 논리회로가 집적화된 액티브 매트릭스형 전기광학장치를 나타낸다. 전기광학장치로서는, 액정 표시장치, EL 표시장치, EC 표시장치 등이 포함된다.
논리회로란, 주변 구동회로 또는 제어회로와 같은, 전기광학장치를 구동하기 위한 집적화 회로를 가리킨다. 액티브 매트릭스형 전기광학장치에서는, 동작 성능의 한계와 집적도의 문제의 관점에서, 논리회로는 외부에 장착되는 IC가 일반적이었으나, 본 발명의 TFT를 사용함으로써, 동일 기판 상에 모든 소자를 일체화하는 것이 가능하게 된다.
또한, 제어회로는, 프로세서 회로, 메모리 회로, 클록 발생 회로, A/D(D/A) 변환회로와 같은, 전기광학장치의 구동에 필요한 모든 전기회로를 포함하는 것이다. 물론, 메모리 회로에는 실시예 5에 나타낸 SRAM 회로 및 DRAM 회로가 포함된다.
본 발명이 그러한 구성에 사용되면, 단결정 상에 형성된 MOSTFT에 필적하는 성능을 가지는 TFT로 논리회로를 구성하는 것이 가능하다.
[실시예 7]
본 실시예는 실시예 1과 다른 구성을 가지는 TFT를 제작하는 예를 나타낸다. 도 14A∼도 14D에 의거하여 설명한다.
먼저, 실시예 1에서와 동일한 공정으로 도 2B에 나타낸 상태를 얻는다. 도 2B에 나타낸 상태가 얻어진 후, 알루미늄 막을 패터닝하기 위해 사용된 레지스트 마스크(도시되지 않음)를 제거한 다음, 주석산 중에서 양극산화를 행하여 두께 1000 Å의 치밀한 양극산화막을 얻는다. 도 14A는 이 상태를 나타낸다.
도 14A에서, 부호 101은 석영 기판을 나타내고, 102는 하지막, 106은 활성층, 107은 후에 게이트 절연막으로서 기능하는 열산화막을 나타낸다. 부호 1401은 알루미늄을 주성분으로 하는 재료로 된 게이트 전극을 나타내고, 1402는 게이트 전극(1401)의 양극산화에 의해 얻어진 치밀한 양극산화막을 나타낸다.
그 다음, 이 상태에서, 한가지 도전형을 부여하는 불순물 이온을 활성층(106)에 주입한다. 이 이온 주입 공정으로 불순물 영역(1403, 1404)이 형성된다.
불순물 이온 주입의 완료 후, 두께 0.5∼1 ㎛의 질화규소막(1405)을 형성한다. 성막 방법으로서는, 감압 열 CVD법, 플라즈마 CVD법, 스퍼터링법 중 어느 것이라도 사용될 수 있다. 질화규소막 대신에 산화규소막이 사용될 수도 있다.
이렇게 하여, 도 14B에 나타낸 상태가 얻어진다. 도 14B에 나타낸 상태가 얻어진 후, 에치백(etch back) 방법에 의해 질화규소막(1405)을 에칭하여, 게이트 전극(1401)의 측벽에만 질화규소막이 남아 있게 한다. 그렇게 잔류하는 질화규소막은 측벽(1406)으로서 기능한다.
이때, 게이트 전극이 마스크로 작용하는 영역을 제외하고 열산화막(107)을 제거하여, 열산화막이 도 14C에 나타낸 바와 같은 상태로 남아 있게 한다.
도 14C에 나타낸 상태에서, 불순물 이온을 재차 주입한다. 이때, 도즈량은 이전의 이온 주입에서의 것보다 높게 한다. 이 이온 주입에서는, 측벽(1406) 바로 아래의 영역(1407, 1408)에는 이온 주입이 행해지지 않기 때문에, 불순물 이온의 농도가 변하지 않는다. 그러나, 노출된 영역(1409, 1410)에는 높은 농도로 불순물 이온이 주입된다.
이렇게 하여, 두 번째 불순물 이온 주입을 통해, 소스 영역(1409), 드레인 영역(1410), 소스/드레인 영역보다 낮은 불순물 농도를 가지는 저농도 불순물 영역(LDD 영역)(1407, 1408)이 형성된다. 게이트 전극(1401) 바로 아래 영역은 비(非)도핑 영역이고 채널 형성 영역(1411)이 된다.
상기 공정들을 통해 도 14C에 나타낸 상태가 얻어진 후, 두께 300 Å의 티탄막(도시되지 않음)을 형성하고, 그 티탄막과 규소(결정성 규소)막이 서로 반응하게 한다. 티탄막을 제거한 후, 램프 어닐 등에 의한 가열처리를 행하여, 소스 영역(1409)과 드레인 영역(1410)의 표면에 티탄 실리사이드(1412, 1413)가 형성되게 한다.(도 14D)
상기 공정에서, 티탄막 대신에, 탄탈막, 텅스텐막, 몰리브텐막 등이 사용될 수도 있다.
그 다음, 층간절연막(1414)으로서, 두께 5000 Å의 산화규소막을 형성하고, 소스 전극(1415) 및 드레인 전극(1416)을 형성한다. 이렇게 하여, 도 14D에 나타낸 구성을 가지는 TFT가 완성된다.
본 실시예의 구성을 가지는 TFT에서는, 소스/드레인 전극이 티탄 실리사이드(1412, 1413)를 통해 소스/드레인 영역에 접속되기 때문에, 양호한 오믹 콘택트(ohmic contact)가 실현될 수 있다.
[실시예 8]
본 실시예는 실시예 1 또는 실시예 7과 다른 구성을 가지는 TFT를 제작하는 예를 나타낸다. 도 15A∼도 15D에 의거하여 설명한다.
먼저, 실시예 1과 유사한 공정들을 통해 도 2B에 나타낸 상태를 얻는다. 그러나, 본 실시예에서는, 게이트 전극의 재료로서, 도전성을 부여한 결정성 규소막이 사용된다. 도 15A는 이 상태를 나타낸다.
도 15A에서, 부호 101은 석영 기판, 102는 하지막, 106은 활성층, 107은 후에 게이트 절연막으로서 기능하는 열산화막을 나타낸다. 부호 1501은 결정성 규소 막(폴리실리콘 막)으로 된 게이트 전극을 나타낸다.
그 다음, 한가지 도전형을 부여하는 불순물 이온을 활성층(106)에 주입한다. 이 이온 주입 공정에 의해 불순물 영역(1502, 1503)이 형성된다.(도 15B)
불순물 이온 주입이 완료된 후, 실시예 7과 마찬가지로 에치백 방법을 사용하여 측벽(1504)을 형성한다.
측벽(1504)이 형성된 후, 불순물 이온을 재차 주입한다. 상기한 2번의 이온 주입 후에, 소스 영역(1507), 드레인 영역(1508), 저농도 불순물 영역(LDD 영역)(1505, 1506) 및 채널 형성 영역(1509)이 형성된다.
상기 공정들을 통해 도 15C에 나타낸 상태가 얻어진 후, 두께 500 Å의 텅스텐 막(도시되지 않음)을 형성하고, 그 텅스텐 막과 규소 막이 서로 반응하게 한다. 그 다음, 텅스텐 막을 제거한 후, 램프 어닐과 같은 가열처리를 행하여, 게이트 전극(1501), 소스 영역(1507) 및 드레인 영역(1508)의 표면에 텅스텐 실리사이드(1510∼1512)가 형성되게 한다.(도 15D)
그 다음, 층간절연막(1513)으로서 두께 4000 Å의 질화규소막을 형성하고, 소스 전극(1514) 및 드레인 전극(1515)을 형성한다. 이렇게 하여, 도 15D에 나타낸 구성을 가지는 TFT가 완성된다.
본 실시예에 나타낸 구성을 가지는 TFT에서는, 게이트 전극 및 소스/드레인 전극이 텅스텐 실리사이드(1510∼1512)를 통해 인출 전극에 접속되므로, 양호한 오믹 콘택트를 실현할 수 있다.
[실시예 9]
본 실시예에서는 본 발명을 이용한 반도체장치가 설치되는 전기광학장치(표시장치)의 예를 설명한다. 전기광학장치는 필요에 따라 직시(直視)형 또는 투영(投影)형으로 사용될 수 있다. 전기광학장치도 반도체를 사용하여 기능하는 장치인 것으로 간주되기 때문에, 본 명세서의 전기광학장치는 반도체장치의 범주에 포함되는 것으로 한다.
본 발명을 이용한 반도체장치의 응용 제품으로서는, TV 카메라, 헤드 장착형 표시장치, 자동차 네비게이션 장치, 프로젝터(프런트(front)형과 리어(rear)형이 있다), 비디오 카메라, 퍼스널 컴퓨터 등을 들 수 있다. 이들 응용 제품의 단순한 예를 도 16A∼도 16F에 의거하여 설명한다.
도 16A는 본체(2001), 카메라부(2002), 표시장치(2003) 및 조작 스위치(2004)로 구성된 TV 카메라를 나타낸다. 표시장치(2003)는 뷰파인더로서 이용된다.
도 16B는 본체(2101), 표시장치(2102) 및 밴드부(2103)로 구성된 헤드 장착형 표시장치를 나타낸다. 표시장치(2102)로서는 비교적 작은 크기의 2개의 유닛이 사용된다.
도 16C는 본체(2201), 표시장치(2202), 조작 스위치(2203) 및 안테나(2204)로 구성된 자동차 네비게이션 장치를 나타낸다. 표시장치(2202)가 모니터로서 사용되지만, 지도를 표시하는 것이 주된 목적이기 때문에 해상도의 허용 범위는 비교적 넓다.
도 16D는 본체(2301), 음성 출력부(2302), 음성 입력부(2303), 표시장치(2304), 조작 버튼(2305) 및 안테나(2306)로 구성된 휴대형 정보 단말기(본 실시예에서는 휴대 전화기)를 나타낸다. 표시장치(2304)는 장래에는 TV 전화로서 동화상을 표시하는 것이 요구될 것으로 예상된다.
도 16E는 본체(2401), 표시장치(2402), 접안부(2403), 조작 스위치(2404) 및 테이프 홀더(2405)로 구성된 비디오 카메라를 나타낸다. 표시장치(2402)상에 표시되는 화상을 접안부(2403)를 통해 실시간으로 볼 수 있기 때문에, 사용자는 화상 표시를 보면서 사진을 찍을 수 있다.
도 16F는 본체(2501), 광원(2502), 반사형 표시장치(2503), 광학계(빔 스플리터, 편광기 등이 포함된다)(2504) 및 스크린(2505)으로 구성된 프런트형 프로젝터를 나타낸다. 스크린(2505)은 회의나 학술발표 등에서의 프레젠테이션에 이용되는 대화면 스크린이기 때문에, 표시장치(2503)는 고해상도가 요구된다.
본 실시예에 나타낸 전기광학장치 이외에도, 본 발명은 리어형 프로젝터와, 모바일 컴퓨터 및 핸디 단말기와 같은 휴대형 정보 단말기에도 적용될 수 있다. 상기한 바와 같이, 본 발명의 응용 범위는 매우 넓고, 본 발명은 모든 분야의 표시 매체에 적용될 수 있다
또한, 본 발명의 TFT는 전기광학장치에 한정되지 않고, 예를 들어, SRAM과 DRAM 형태의 집적화 회로에 설치될 수도 있으며, 본 실시예에 나타낸 응용 제품의 구동회로로서 사용될 수도 있다.
상기한 바와 같이, 본 발명에 의하면, 단결정 상에 형성된 MOSFET에 필적하는 성능을 가지는 TFT가 실현될 수 있다. 본 발명의 TFT로 구성된 링 오실레이터는 종래의 TFT로 구성된 링 오실레이터보다 20배 높은 속도로 동작할 수 있다. 또한, 본 발명의 TFT가 고성능을 가지면서도, 채널 길이가 1 ㎛ 이하인 미세 영역에서도 극히 높은 내압 특성을 가지며, 단채널 효과가 효과적으로 억제될 수 있음이 확인된다.
상기 TFT를 사용하여 구성된 집적화 회로를 전기광학장치에 적용하는 경우, 전기광학장치는 보다 높은 성능을 가지게 될 수 있다. 또한, 전기광학장치를 사용한 응용 제품도 고성능과 고부가가치를 가지게 될 수 있다.
도 1A∼도 1D는 반도체장치의 제작공정을 나타내는 도면.
도 2A∼도 2D는 반도체장치의 제작공정을 나타내는 도면.
도 3은 활성층의 배열 구성을 나타내는 도면.
도 4A 및 도 4B는 반도체장치의 특성을 나타내는 그레프.
도 5A∼도 5D는 반도체장치의 제작공정을 나타내는 도면.
도 6A∼도 6C는 반도체장치의 제작공정을 나타내는 도면.
도 7A 및 도 7B는 전기회로의 구성을 나타내는 사진.
도 8A∼도 8C는 활성층의 구성을 나타내는 도면.
도 9는 결정성 규소막의 표면을 나타내는 사진.
도 10은 결정 구조를 나타내는 사진.
도 11은 결정 구조를 나타내는 사진.
도 12는 결정 구조를 나타내는 사진.
도 13A 및 도 13B는 DRAM 및 SRAM의 구성을 나타내는 도면.
도 14A∼도 14D는 반도체장치의 제작공정을 나타내는 도면.
도 15A∼도 15D는 반도체장치의 제작공정을 나타내는 도면.
도 16A∼도 16F는 반도체장치의 응용례를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
103: 비정질 규소막 104: 산화규소막(마스크 절연막)
105: 노출 영역 106: 니켈을 함유한 수막(水膜)
107: 결정성 규소막 109: 니켈 첨가 영역
110: 활성층 111: 열산화막

Claims (19)

  1. 절연 표면을 가진 기판 위에 형성되고, 적어도 소스 영역, 드레인 영역 및 그 소스 영역과 드레인 영역 사이의 채널형성영역을 가지는 활성층;
    상기 활성층의 표면에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상의 게이트 전극을 포함하는 반도체장치로서;
    상기 활성층이, 상기 채널형성영역의 길이방향에 대체로 평행한 방향으로 배치된 침상 또는 주상 결정들을 포함하고, 또한, 상기 활성층이, 결정화를 촉진시키는 금속원소를 1 ×1014∼5 ×1017 원자/cm3의 농도로 함유하며,
    전기 특성을 나타내는 S값의 표준편차가 N채널형에서는 10 mV/dec 이내이고 P채널형에서는 15 mV/dec 이내인 것을 특징으로 하는 반도체장치.
  2. 절연 표면을 가진 기판 위에 형성되고, 적어도 소스 영역, 드레인 영역 및 그 소스 영역과 드레인 영역 사이의 채널형성영역을 가지는 활성층;
    상기 활성층의 표면에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상의 게이트 전극을 포함하는 반도체장치로서;
    상기 활성층이, 상기 채널형성영역의 길이 방향에 대체로 평행한 방향으로 배치된 침상 또는 주상 결정들을 포함하고, 또한, 상기 활성층이, 결정화를 촉진시키는 금속원소를 1 ×1014∼5 ×1017 원자/cm3의 농도로 함유하며,
    전기 특성을 나타내는 S값이 N채널형에서는 50 mV/dec∼110 mV/dec의 범위이고 P채널형에서는 35 mV/dec∼125 mV/dec의 범위인 것을 특징으로 하는 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 게이트 절연막이, 기상법으로 형성된 산화막과 상기 활성층의 열산화에 의해 얻어진 열산화막으로 구성되는 것을 특징으로 하는 반도체장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 활성층이, 상기 기판에 대체로 평행한 상기 침상 또는 주상 결정들의 집합체로 구성되는 결정 구조체인 것을 특징으로 하는 반도체장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 침상 또는 주상 결정들이 상기 소스 영역과 상기 드레인 영역 사이에서의 캐리어 흐름 방향에 평행한 방향으로 배치되는 것을 특징으로 하는 반도체장치.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 활성층의 상기 채널형성영역의 길이가 0.01∼2 ㎛인 것을 특징으로 하는 반도체장치.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 침상 또는 주상 결정들 각각이 감압 열 CVD법에 의해 형성된 비정질 규소막을 결정화하여 얻어지는 것을 특징으로 하는 반도체장치.
  8. 제 3 항에 있어서, 상기 열산화막이 상기 결정화를 촉진시키는 금속원소를 상기 기상법에 의해 형성된 상기 산화막에서의 것보다 높은 농도로 함유하는 것을 특징으로 하는 반도체장치.
  9. 절연 표면을 가진 기판 위에, 규소를 포함하는 비정질 반도체막을 형성하는 공정,
    상기 비정질 반도체막 상에 마스크 절연막을 선택적으로 형성하는 공정,
    상기 비정질 반도체막에, 결정화를 촉진시키는 금속원소를 선택적으로 보유시키는 공정,
    제1 가열처리에 의해 상기 비정질 반도체막의 적어도 일부를 결정성 반도체막으로 전환시키는 공정,
    상기 마스크 절연막을 제거하는 공정,
    패터닝에 의해 상기 결정성 반도체막만으로 된 활성층을 형성하는 공정,
    상기 활성층 상에 게이트 절연막을 형성하는 공정,
    상기 활성층 내의 상기 금속원소가 게터링을 통해 제거되고 상기 활성층과 상기 게이트 절연막 사이의 계면에 열산화막이 형성되도록, 할로겐 원소를 함유하는 분위기에서의 제2 가열처리를 행하는 공정, 및
    제3 가열처리에 의해 상기 열산화막을 포함하는 상기 게이트 절연막의 막질과 상기 계면의 상태를 개선하는 공정을 포함하는 방법에 의해 제작되고,
    상기 활성층이 적어도 소스 영역, 드레인 영역 및 그 소스 영역과 드레인 영역 사이의 채널형성영역을 가지고, 또한, 상기 활성층이, 상기 채널형성영역의 길이방향에 대체로 평행한 방향으로 배치된 침상 또는 주상 결정들을 포함하며,
    상기 방법에 의해 반도체장치로서 제작된 N채널형 트랜지스터에서는 80±30 mV/dec의 S값이 얻어지고, 상기 방법에 의해 반도체장치로서 제작된 P채널형 트랜지스터에서는 80±45 mV/dec의 S값이 얻어지는 것을 특징으로 하는 반도체장치.
  10. 제 9 항에 있어서, 상기 제1 가열처리가 500∼700℃의 온도 범위 내에서 행해지고, 상기 제2 또는 제3 가열처리가 700℃를 초과하는 온도 내에서 행해지는 것을 특징으로 하는 반도체장치.
  11. 제 9 항에 있어서, 상기 활성층이 상기 결정화를 촉진시키는 금속원소를 1 ×1014∼5 ×1017 원자/cm3의 농도로 함유하고, 전기 특성을 나타내는 S값의 표준편차가 N채널형에서는 10 mV/dec 이내이고, P채널형에서는 15 mV/dec 이내인 것을 특징으로 하는 반도체장치.
  12. 제 9 항에 있어서, 상기 활성층이 상기 결정화를 촉진시키는 금속원소를 1 ×1014∼5 ×1017 원자/cm3의 농도로 함유하는 것을 특징으로 하는 반도체장치.
  13. 제 9 항에 있어서, 상기 열산화막이 상기 결정화를 촉진시키는 금속원소를 상기 기상법으로 형성된 상기 산화막에서의 것보다 높은 농도로 함유하는 것을 특징으로 하는 반도체장치.
  14. 제 1 항, 제 2 항, 제 9 항 중의 어느 한 항에 있어서, 상기 활성층이, Cl, F, Br으로 이루어진 군으로부터 선택된 일 종류 또는 다수 종류의 원소를 1 ×1015∼1 ×1020 원자/cm3의 농도로 함유하는 것을 특징으로 하는 반도체장치.
  15. 제 1 항, 제 2 항, 제 9 항 중의 어느 한 항에 있어서, 상기 활성층이, Cl, F, Br으로 이루어진 군으로부터 선택된 일 종류 또는 다수 종류의 원소를 함유하고, 상기 원소가 상기 활성층과 상기 게이트 절연막 사이의 계면에 고농도로 분포하는 것을 특징으로 하는 반도체장치.
  16. 제 1 항, 제 2 항, 제 9 항 중의 어느 한 항에 있어서, 상기 결정화를 촉진시키는 금속원소가, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au으로 이루어진 군으로부터 선택된 일 종류 또는 다수 종류의 원소인 것을 특징으로 하는 반도체장치.
  17. 제 9 항에 있어서, 상기 결정성 반도체막이, 감압 열 CVD법으로 형성된 비정질 반도체막을 결정화하여 얻어지는 것을 특징으로 하는 반도체장치.
  18. 제 1 항, 제 2 항, 제 9 항 중의 어느 한 항에 있어서, 상기 반도체장치가 전계발광(EL) 표시장치인 것을 특징으로 하는 반도체장치.
  19. 제 1 항, 제 2 항, 제 9 항 중의 어느 한 항에 있어서, 상기 반도체장치가, TV 카메라, 헤드 장착형 표시장치, 자동차 네비게이션 장치, 휴대 전화기, 비디오 카메라 및 프런트형 프로젝터로 이루어진 군으로부터 선택된 전기광학장치에 설치되는 것을 특징으로 하는 반도체장치.
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