KR19980032842A - 반도체 장치 및 그의 제작 방법 - Google Patents

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야마자끼순페이
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Abstract

본 발명은 MOSFET과 유사한 수행력을 갖춘 반도체 장치에 관한 것이다. 반도체 장치의 활성층이 결정화 증진을 위한 금속 원소를 사용하여 결정화된 결정성 규소막에 의해, 그리고 금속 원소의 게더링 실행을 위해 할로겐 원소를 함유한 분위기에서 가열 처리 실시로 형성된다. 이 공정 후에 활성층은 다수의 바늘형 또는 기둥형 결정의 집합으로 구성된다. 이 결정 구조를 사용하여 제조된 반도체 장치는 뛰어난 수행력을 갖는다.

Description

반도체 장치 및 그의 제작 방법
본 발명은 절연면을 갖춘 기판 상에 형성된 반도체 박막의 활성층을 보유한 반도체 장치, 특히 활성층이 결정성 규소막으로 구성된 박막 트랜지스터에 관한 것이다.
최근에, 박막 트랜지스터(TFT)를 절연면을 갖춘 기판 상에 형성된 반도체 박막(약 수백 내지 수천 Å의 두께)을 사용하여 구성하는 기술이 주목을 끌고 있다. 박막 트랜지스터는 IC 또는 전기 광학 장치와 같은 전기 장치에 광범위하게 사용되고, 특히 영상 표시 장치를 위한 스위칭 소자로서 개발을 서두르고 있다.
예를 들어, 액정 표시 장치에서, 매트릭스 형태로 배열된 각각 화소 영역을 제어하는 화소 매트릭스 회로, 화소 매트릭스 회로를 제어하는 구동 회로 및 외부에서 데이터 신호를 처리하기 위한 논리 회로(프로세서 회로, 메모리 회로 등등)와 같은 전기 회로에 TFT를 적용하도록 시도되어 왔다.
현재 상황에서, 활성층으로 비정질 규소막을 사용하는 TFT가 실용화되고 사용되고 있으나, 구동 회로 및 논리 회로와 같은 고속 동작 수행력이 요구되는 전기 회로는, 결정성 규소막(다중규소막)을 사용하는 TFT가 요구된다.
기판 상에 결정성 규소막을 형성하는 방법으로, 본 출원인에 의한 일본 특허 공개 공보 평 6-232059 호 및 평 6-244103 호에 공개된 기술은 이미 잘 알려져 있다. 여기에 공개된 기술들은 규소의 결정화를 실행하기 위한 금속 원소를 사용하여 약 4 시간 동안 500 내지 600 ℃에서 가열처리로 뛰어난 결정성을 갖춘 결정성 규소막 형성이 가능하다.
일본 특허 공개 공보 평 7-321339 호에 기재된 기술을 활용하여 기판과 대체로 평행하게 결정 성장을 실행하는 기술을 공개한다. 본 발명자는 형성된 결정화 영역을 특히 횡성장 영역(또는 측면 성장 영역)에이라 칭한다.
그러나, 구동 회로가 그러한 TFT를 이용하여 구성되더라도, 구동 회로는 여전히 요구되는 수행력을 완전히 만족시키는 상태에 이르지 못한다. 현재 상황에서, 특히, 일반 TFT에 의해서는, 고속 동작 및 동시에 높은 내압 특성을 가능케 하는 높은 수행력의 전기 특성을 요하는 고속 논리 회로를 구성하는 것은 불가능하다.
상술된 것처럼, 전기 광학 장치 및 그와 같은 것의 높은 수행력을 얻기 위해서는, 단결정 규소 웨이퍼를 사용하여 형성된 MOSFET과 비교되는 수행력을 갖춘 TFT를 실현하는 것이 필요하다.
그러므로 본 발명의 목적은 전기-광학 장치의 높은 수행력을 실현하기 위한 해결책으로 매우 높은 수행력을 갖춘 박막 반도체 장치 및 그의 제작 방법을 제공하는데 있다.
상기 언급된 것처럼 높은 수행력의 TFT가 일반적 방법에 의해 달성되지 못하는 이유는, 캐리어(전자 또는 정공)들이 TFT의 특성을 나타내는 파라미터 중의 하나인 전계 이동도의 증진을 방해하는 결정 입계(grain boundary)에 의해 포획되기 때문이다.
예를 들어서, 규소 원자들의 많은 비결합(댕글링(dangling)결합) 및 결정 입계에 결점(포획) 준위가 있다. 따라서, 각 결정의 안쪽으로 이동하는 캐리어들이 쉽게 부대 결합에 의해 포획되기 때문에 결점 준위 또는 그와 같은 것이 결정 입계와 가깝게 되거나 접촉하게 되고, 결정 입계가 캐리어의 이동을 차단하기 위한 악성 결정 입계와 같은 기능을 갖는다.
본 발명의 반도체 장치를 실현하기 위해서, 캐리어에 대해 악성 결정 입계와 같은 구조를 양성 결정 입계 로 변화시키는 기술을 제공하는 것이 요구된다. 즉, 캐리어의 포획 확률이 낮은, 즉 캐리어의 이동 차단 가능성이 낮은 결정 입계를 형성 하는 것이 중요하다.
그러므로, 공개된 본 발명에 따라, 반도체 박막의 활성층을 포함하는 반도체 장치 제작 방법은, 절연면을 갖춘 기판 상에 비정질 규소막을 형성하는 단계, 비정질 규소막에 선택적으로 마스크 절연막을 형성하는 단계, 결정화 수행을 위해 금속 원소를 선택적으로 보유하는 비정질 규소막을 만드는 단계, 제 1 가열처리에 의한 결정성 규소막으로 비정질 규소막의 적어도 일부를 변형시키는 단계, 마스크 절연막을 제거하는 단계, 패터닝에 의해 결정성 규소막 만으로 구성되는 활성층을 형성하는 단계, 활성층 상에 게이트 절연막을 형성하는 단계, 활성층에서 금속 원소를 게더링을 통해 제거하고 활성층 및 게이트 절연막 사이의 계면에 열산화막을 형성하기 위해 할로겐 원소를 함유한 분위기에서 제 2 가열 처리를 실시하는 단계, 및 열산화막을 포함하는 게이트 절연막의 막질 및 계면의 상태를 향상시키기 위한 질소 분위기에서 제 3 가열처리를 실행하는 단계, 여기서 활성층은 결정 입계가 대체로 한방향으로 정렬되고, 기판과 대체로 평행한 다수의 바늘형 또는 기둥형 결정의 집합으로 구성되는 결정성 구조체이다.
결정성 규소막이 상기 제작 방법에 따라 형성되는 경우에, 도 9에 나타낸것과 같은 형상을 얻게 된다. 도 9는 본 발명이 비정질 규소막 결정화를 위한 수단으로 일본 특허 공개 공보 평 7-321339 호에 공개된 기술을 사용으로 실용화된 경우에 박막을 확대한 현미경 사진과, 수십 내지 수백 ㎛의 길이인 측면 성장 영역(901)을 나타낸다.
측면 성장 영역(901)은 바늘형 또는 기둥형 결정이 결정화 증진을 위해 금속 원소가 첨가된 영역(902로 나타냄)과 거의 수직적으로 성장하고, 대체로 서로 평행하기 때문에, 결정의 방향이 정렬되는 특징이 있다. (903)으로 나타낸 부분은 대향하는 첨가된 영역(902)으로부터 연장되는 바늘형 및 기둥형 사이에 충돌(collision)에 의해 형성된 거시적 결정 입계(바늘형 및 기둥형 결정 사이에 결정 입계와 구별되는)이다.
도 10은 도 9에 나타낸 측면 성장 영역의 내부에 유의하여 결정성 그레인(grain) 안쪽의 미세 영역을 확대한 TEM 사진이다.
즉, 본 발명의 결정성 규소막이 도 9에 나타낸 것처럼, 넓은 측면 성장 영역(901)으로 거시적으로 구성된 것일 수 있지만, 측면 성장 영역(901)이 거시적으로 관찰되는 경우, 상기 측면 성장 영역은 도 10에 나타낸 것처럼 다수의 바늘형 또는 기둥형 결정(1001)에 의해 구성된 결정성 구조체와 같은 것이다.
도 10에서, 참조 번호 1002는 바늘형 또는 기둥형 결정 사이의 경계(boundary)를 나타내는 결정 입계를 나타내고, 결정 입계(1002)의 확장 방향으로 부터 바늘형 또는 기둥형 결정(1001)은 서로 대체로 평행하게 성장한다. 부수적으로, 본 명세서에서 결정 입계는 다른 언급이 없는한 바늘형 또는 기둥형 결정 사이의 경계를 나타낸다.
본 발명의 반도체 장치는, 결정화 증진을 위한 금속 원소(주로 니켈)는 할로겐 원소를 함유한 분위기에서의 가열처리에 의한 게더링을 통해 제거되어, 적어도 1×1018atom/cm3농도로 남아있는 니켈의 농도는, 1×1018atom/cm3이하, 대체로 1×1014- 5×1017atom/cm3농도로(바람직하게 활성층에서 스핀(spin) 밀도 이하) 감소된다.
물론, 오염물 또는 그와 같은(의도적으로 첨가한 것이 아닌) 것으로 혼합된 다른 금속 원소(Cu, Al 등)는 게더링을 통해 유사하게 제거될 것이다.
동시에, 규소 원자의 부대 결합은 산화물(산화 규소)을 형성하기 위한 가열처리 동안에 산소와 결합된다. 그 결과, 산화규소가 악성 결정 입계의 영역에 형성되고, 산화 규소가 결정 입계와 대체로 같은 기능을 하게 된다.
이 방법으로 형성된 결정 입계(1002)는 배열을 좋게 하기 위해서 격자 결함이 산화 규소 및 결정성 규소 사이 계면에 포함되지 않는 상태가 된다는 것을 의미한다. 이는 열산화에 의해 산화 규소가 형성되는 공정 및 니켈의 촉매 작용에 의해 규소 원자와 산소 원자의 결합이 촉진되는 과정의 상승 효과에 의해 결합의 원인이 되는 격자 사이의 규소 원자가 소모되기 때문이다.
즉, 도 10에서 결정 입계(1002)는 바늘형 또는 기둥형 결정의 안쪽으로 이동하는 캐리어에 대해 단지 에너지 장벽의 기능을 하는 양성 결정 입계로써 작용하도록 캐리어를 포획하기 위한 극소의 결점을 갖는다.
열산화 반응은 우선 결정 입계에서 시작되기 때문에, 두꺼운 열산화 막이 다른 영역보다 결정 입계에 형성된다. 따라서, 결정 입계의 근처에 가해진 게이트 전압이 작게되고, 또한 에너지 장벽이 될 수 있다는 것을 의미한다.
게다가, 이는 가열처리가 700 ℃(일반적으로 800-1100℃)를 초과하는 상대적으로 높은 온도에서 실시되기 때문에, 바늘형 또는 기둥형 결정 안쪽에 존재하는 전위 또는 스태킹 결함과 같은 결정 결함이 거의 제거된다. 게다가, 규소 원자의 남아있는 부대 결합은 막에 함유된 수소 또는 할로겐 원소에 의한 상태로 종결된다.
따라서, 본 발명자는 본 방법에서 얻어진 상태와 도 10에 나타낸 상태를, 다수의 바늘형 또는 기둥형 결정의 안쪽 영역을 캐리어에 대해 대체로 단결정인 영역으로 정의 한다.
캐리어에 대해 대체로 단결정 영역의 특징은 캐리어가 이동할 때 캐리어의 이동을 차단하는 장벽이 없다는 것을 의미한다. 다른 말로, 결정 결함이 없고 입계가 없고, 또는 에너지 장벽과 같은 전위 장벽이 없다는 것을 말한다.
본 발명은 TFT에 의해 전형화된 반도체 장치의 활성층을 형성하기 위해 상기 설명된 구조를 갖춘 결정성 규소막을 사용하여 구동 회로 또는 논리 회로를 구성할수 있는 고속 수행력을 갖춘 반도체 장치를 제공하는 것이다.
도 1A 내지 도 1D는 반도체 장치의 제작 단계를 나타낸 것이다.
도 2A 내지 도 2D는 반도체 장치의 제작 단계를 나타낸 것이다.
도 3은 활성층의 배열 구조를 나타낸 것이다.
도 4A 및 도 4B는 반도체 장치의 특성을 나타낸 것이다.
도 5A 내지 도 5D는 반도체 장치의 제작 단계를 나타낸 것이다.
도 6A 내지 도 6C는 반도체 장치의 제작 단계를 나타낸 것이다.
도 7A 및 도 7B는 전기 회로의 구조를 나타낸 사진이다.
도 8A 내지 도 8C는 활성층의 구조를 나타낸 것이다.
도 9는 결정성 규소 막의 표면을 나타낸 사진이다.
도 10은 결정 구조를 나타낸 사진이다.
도 11은 결정 구조를 나타낸 사진이다.
도 12는 결정 구조를 나타낸 사진이다.
도 13A 및 13B는 DRAM 및 SRAM의 구조를 나타낸 것이다.
도 14A 내지 도 14D는 반도체 장치의 제작 단계를 나타낸 것이다.
도 15A 내지 도 15D는 반도체 장치의 제작 단계를 나타낸 것이다.
도 16A 내지 도 16F는 반도체 장치의 적용예를 나타낸 것이다.
* 도면의 주요부분에 대한 부호의 설명*
103 비정질 규소막 104 산화 규소막(마스크 절연막) 105 노광 영역
106 니켈 함유 수막 108 결정화 방향 109 니켈 첨가 영역
110 활성층 111 열산화막
본 발명은 다음 바람직한 실시예로 상세히 설명한다.
[제 1 실시예]
본 실시예는, 결정성 규소막이 본 발명의 제작 방법에 따라 형성된 박막 트랜지스터(TFT)의 활성층으로 사용된 예를 나타낸다. 도 1A 내지 도 1D는 TFT의 제작 단계를 나타낸다.
부수적으로, 본 실시예에 사용된 비정질 규소막 결정화를 위한 방법은 일본 특허 공개 공보 평 7-321339 호에 공개된 기술이다. 따라서, 본 실시예에서 그의 간략한, 세부 공보에 관한 설명만을 언급한다.
먼저, 절연면을 갖춘 기판(101)을 준비한다. 본 실시예에서, 하부층으로, 2000Å 두께의 산화 규소막(102)을 석영 기판 상에 형성한다. 산화 규소막(102)의 형성 방법으로 저압열 CVD 방법, 플라즈마 CVD 방법, 스퍼터링 방법 및 그와 같은 방법을 포함한다.
본 발명자의 연구에 따라, 얻어진 결정성 규소막의 결정성은 하부층이 조밀하면, 비정질 규소막이 후에 결정화 될 경우 월등한 것으로 발견되었다. 막은 산소 5×1017내지 2×1019atoms/cm3을 함유하는 것이 바람직하다. 막에 함유된 산소는 결정화 증진을 위한 금속 원소는 나중 게더링 공정에서 중요한 역할을 한다.
다음, 200 내지 1000Å의 두께로(본 실시예에서는 350Å) 비정질 규소막(103)이 저압열 CVD 방법으로 형성된다. 실란을 기초로한 가스(SiH4,SiH6,SiH8및 그와 같은)가 막 형성 가스로 사용될 수 있다. 저압열 CVD로 형성된 비정질 규소막은 차후 결정화에서 생성률이 작은 자연 핵을 갖는다. 이는 각각의 결정의 (충돌로 인해 성장이 중지된) 상호 간섭비가 감소되어, 측면 성장 폭의 연장에 적합하다.
물론, 플라즈마 CVD 방법, 스퍼터링 방법, 또는 그와 같은 것이 비정질 규소막(103) 형성 방법으로 대신 사용될 수 있다.
다음, 플라즈마 CVD 방법 또는 스퍼터링 방법으로 500 내지 1200Å 두께로 산화 규소막(104)이 형성되고, 그후에 나중에 도입될 결정화 증진을 위한 금속 원소로 산화 규소막의 영역만을 에칭으로 선택적 제거한다. 즉, 이 산화 규소막(104)는 비정질 규소막(103)에 니켈을 선택적으로 주입하기 위한 마스크 절연막 기능을 한다.
산화 규소막(104)에 의해 노광된 영역(105)은 지면에 수직인 방향으로 세로 방향인 틈(slite)으로 형성된다 (도 1A).
다음, 매우 얇은 산화막(도시되지 않음)을 영역(105) 상에 노광된 비정질 규소막(103) 면에 형성하기 위해서 산소 분위기에서 UV 광선을 조사한다. 이 산화막은 결정화 증진을 위해 나중에 금속 요소가 도입되는 용액 도포 단계에서 용액의 습윤성을 증진시키는 기능을 한다.
결정화 증진을 위한 금속 원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au에서 선택된 일종 또는 다종의 원소이다. 본 실시예에서는, Ni(니켈)을 사용한다.
다음, 예정된 농도의 니켈(본 실시예에서 중량의 100ppm)을 함유한 니켈 질산염 용액( 또는 니켈 아세테이트 용액)을 떨어뜨리고, 니켈을 함유한 얇은 수막(106)을 스핀 코팅 방법으로 형성한다. 용액 도포 단계에서 니켈 염 용액의 농도를 조절함으로써 비정질 규소막 속에 첨가된 니켈의 농도를 쉽게 조절할 수 있다 (도 1B).
다음 약 1시간 동안 450 ℃에서 비활성 가스 분위기에서 수소 추출후에, 500내지 700 ℃, 일반적으로 550 내지 600 ℃로 4시간 내지 8시간 동안의 가열 처리가 비정질 산화막(103) 결정화를 위해 실행한다. 이 방법으로, 결정성 규소막(107)이 얻어진다 (도 1C).
동시에, 바늘형 또는 기둥형 결정을 기판에 대체로 평행하게 연장되도록 결정이 성장한다. 본 실시예에서, 영역(105)이 도면의 앞에서 뒤쪽으로 수직 방향인 틈 형상이기 때문에, 결정성장은 화살표(108)로 나타낸 한 방향을 향한다. 이때, 결정 성장은 수백 ㎛ 또는 그 이상의 길이가 될 수 있다.
참조 부호 109는 니켈이 첨가된 영역을 나타내며 측면 성장 영역(107)보다 높은 농도의 니켈을 함유한다. 결장성장은 결정 핵이 첨가 영역(109)에 매우 근접한 상태에서 실시되기 때문에, 결정성이 좋지 않다. 따라서, 차후에 형성된 활성층은 첨가 영역(109)를 제외한 영역을 구성한다.
다음, 결정화를 위한 가열처리가 끝난 후에, 니켈을 선택적으로 첨가하기 위한 마스크 절연막으로써 산화 규소막(104)이 제거된다. 이단계는 완화된 불화수소 산 또는 그와 같은 것으로 쉽게 실시된다.
엑시머 레이저로 레이저 어닐링은 할로겐 원소를 함유한 분위기에서의 차후 가열처리는 전 및/또는 후에 결정성 규소막(107)에 가할 수 있다. 그러나, 결정성 규소막의 결정성이 레이저 조사로 향상될 수 있지만, 규소막의 표면에 울퉁불퉁함이 생기기 쉬워서, 주의해야 한다.
다음,형성된 결정성 실리콘막(107)은 TFT의 활성층으로써 차후에 기능하는 활성층(110) 형성을 위해 패턴화한다. 본 발명에서, 활성층의 배열은 중요하다. 이는 후에 설명된다.
활성층(110)의 형성후에, 산화 규소막을 이루는 200 내지 1500Å(본 실시예에서는 300Å) 두께의 게이트 절연막(111)이 활성층(110) 상에 형성된다. 게이트 절연막 형성 방법은 플라즈마 CVD 방법, 열산화 CVD 방법, 및 스퍼터링 방법과 같은 증기상 방법을 포함한다.
규소 질화물막, 규소 산화질화물, 또는 이들 절연막의 적층막이 또한 산화 규소막 대신에 사용될 수 있다.
다음, 할로겐 원소 함유 분위기에서의 가열처리(제 2 가열처리)가 실행된다. 본 가열처리의 주목적은 할로겐 원소에 의한 금속 원소의 게더링 효과를 이용하여 활성층(110)에서 금속 원소(특히 니켈)를 제거하는 것이다 (도 1D).
700 ℃ 이상의 온도에서 게더링을 위한 가열처리를 실행하는 것이 게더링 효과를 얻기 위해 중요하다. 온도가 이 온도보다 낮으면, 게이트 절연막(111)이 차단 층이되기 때문에 충분한 게더링 효과를 얻을수 없다.
따라서, 가열처리를 700℃ 이상, 바람직하게 800 내지 1000℃(일반적으로 950℃)의 온도에서 0.1 내지 6 시간, 일반적으로는 0.5 내지 1 시간 동안 실시한다.
본 실시예에서는, 30 분간 950℃에서의 가열처리가 산소(O2) 분위기에서 0.5 내지 10 vol.%의 염화수소(HCl) 함유 분위기에서 실시된다. HCl의 농도가 상기 농도보다 크면, 막 두께에 상응하는 울퉁불퉁함이 결정성 규소막의 막 표면 상에 형성되어, 바람직하지 않게된다.
본 실시예에서, HCl 가스가 할로겐 원소를 함유한 혼합물을 예시했지만, HF, NF3, HBr, Cl2, ClF3, BCl3, F2및 Br2로 이루어진 그룹에서 선택된 혼합물을 함유한 일종 또는 다종의 할로겐 가스가 사용될 수 있다. 일반적으로, 수산화물 또는 할로겐의 유기성 물질(탄화수소)이 사용될 수 있다.
이 단계에서, 바늘형 또는 기둥형 결정의 결정 입계에서 분리된 니켈은 니켈이 휘발성 니켈 염화물로 전환되고 제거되기 위해서 공기와 분리되도록 할로겐 원소(여기서, 염소)의 효과에 의한 게더링에 사용된다.
게더링 처리에 사용되지 않는 활성층(110)에서 니켈의 농도는, SIMS 측정에 따르면 최대 약 1×1018atoms/cm3, 그리고 최소 5×1017atoms/cm3이다. SIMS분석에 따라 활성층(110)에서의 니켈 농도는 본 실시예의 게더링 처리로 1×1018atoms/cm3이하, 또는 5×1017atoms/cm3이하로 감소된다.
SIMS의 검출이 1×1016atoms/cm3로 낮게 한정되었지만, 본 실시예에서 나중 설명될 TFT의 특성에 따라, 니켈 농도가 활성층(110)의 스핀 밀도(1×1015내지 l ×1016cm-3) 보다 낮고 약 1×1014atoms/cm3으로 감소될 것이다.
즉, 게더링 처리에 의해, 활성층(110)에서의 니켈 농도는 1×1016atoms/cm3
이하로, 일반적으로 장치 특성에 영향을 주지 않는(활성층에서는 스핀 밀도 이하가 바람직하다), 즉 1×1014내지 5×1017atoms/cm3정도까지 감소 한다.
본 발명자의 발견에 따라, 결정화 증진을 위해 사용된 니켈은 바늘형 또는 기둥형 결정의 결정 입계에서 주로 분리되는 경향이 있고, 대체로 바늘형 또는 기둥형 결정의 안쪽에는 거의 포함되지 않는다.
그러나, SIMS 분석은, 결정의 내부 및 결정 입계에서 검출된 자료이기 때문에, 본 발명에서의 니켈 농도는 엄밀히 결정의 내부와 결정 입계에 함유된 니켈 농도의 평균치를 의미한다.
게더링 단계가 실행된 경우에, 게더링 처리에 사용된 할로겐 원소는 1×1015내지 1×1020atoms/cm3의 농도로 결정성 규소막에 남는다. 이때, 할로겐 원소는 결정성 규소막과 열산화막 사이에 고농도로 분포되는 경향이 있다.
니켈은 결정화에서 바늘형 또는 기둥형 결정의 결정 입계를 가압되고 분리되어, 니켈은 니켈 실리사이드로 존재한다. 게더링에서 니켈이 니켈 염화물로 전환되고 분리되어, 니켈과의 결합이 끊김으로 인해 발생된 부대 결합이 결정 입계에서 증가된다.
그러나, 상기 단계가 상대적으로 높은 온도에서의 산화 분위기에서 실시되기 때문에, 형성된 부대 결합은 산화물(SiOX로 대표되는 산화 규소)을 형성하기 위해 산소와 쉽게 결합된다. 즉, 본 발명자는 결정성 규소막이 상기 연속하는 가열처리 단계에 의해, 산화 규소가 결정 입계로 작용하는 결정 구조체가 되는 것으로 간주한다.
남아있는 부대 결합는 할로겐 또는 활성층(110)에 함유된 할로겐 원소로 종결되거나 또는 규소 원소 자체의 재결합에 의해 보강된다. 게다가 전위 또는 스태킹 결함과 같은 결정 결함이 규소 원자의 재결합 또는 재배열로 대부분 소멸된다. 따라서, 바늘형 또는 기둥형 결정 내부의 결정성이 눈에 띄게 향상된다.
활성층(110)에서의 니켈은 장치 특성에 해를 끼치지 않도록 가열처리에 의해 충분히 제거되어, 바늘형 또는 기둥형 결정의 결정성이 두드러지게 향상된다. 따라서, 활성층은 캐리어에 대해 대체로 단결정인 영역을 포함하는 결정성 구조체로 구성된다.
가열처리에 의해서, 열산화막 반응은 활성층(110)과 게이트 절연막(111) 사이의 계면에서 시행되어, 약 100Å의 규소막이 산화되고 약 200Å의 열산화막이 형성된다. 즉, 전체 게이트 절연막(111)의 두께는 500Å으로 이는 CVD 방법에 의해 형성된 막의 두께 및 열산화에 의해 형성된 막 두께의 합이다.
게다가, 상기 할로겐 분위기에서의 가열처리 시행후에, 약 1시간 동안 950℃에서 질소 분위기에서의 가열처리 시행으로, 게이트 절연막(111)의 막 질이 향상되고 반도체와 절연막 사이에 월등한 계면이 형성된다.
건식 에칭 방법으로 활성층(110)이 형성되고, 활성층의 형성에서 활성층의 엣지에 남아 있는 플라즈마 데미지는 TFT의 누설전류의 원인이 된다. 본 실시예의 경우에, 활성층의 엣지는 열적으로 산화되기 때문에, 가열처리는 또한 플라즈마 데미지를 제거하는 기능을 한다.
이 방법으로 게이트 절연막(열산화막)(111)의 형성이 끝난 후에, 게이트 전극을 구성하는 2500Å 두께의 알루미늄 막(도시되지 않음)이 스퍼터링 방법에 의해 형성된다. 알루미늄 막은 힐록 또는 휘스커를 방지하기 위해서 0.2 중량%의 스칸듐을 함유한다.
게이트 전극 형성을 위한 물질로써 주로 알루미늄을 함유한 물질이 사용되지만, 텅스텐, 탄탈, 또는 몰리브덴과 같은 다른 물질이 사용될 수 있다. 전도성을 이루는 결정성 규소막이 게이트 전극으로써 사용될 수 있다.
다음, 도 2A에 나타낸 것처럼, 게이트 전극의 원래 형태로써 알루미늄 막의 섬 패턴(112)을 형성하도록 알루미늄막이 패턴화된다. 이때에 사용된 레지스트 마스크(도시되지 않음)는 사실상 남아있다 (도 2A).
그후, 양극으로써 알루미늄막의 패턴(112)을 사용하는 양극 산화가 실시된다. 이 기술은 잘 알려진(예로, 일본 특허 공개 공보 평 7-135318호를 참조) 양극 산화 기술을 사용한다. 먼저, 다공성 양극 산화막(113)이 이 양극 산화 단계에 의해서 패턴(112) 표면 쪽에 형성된다. 본 실시예에서, 양극 산화막(113)의 두께는 0.7㎛이다.
도 2B에 나타낸 다공성 양극 산화막(113)이 형성된 후에, 도시되지 않은 레지스트 마스크가 제거된다. 그후, 양극 산화가 다시 조밀한 양극 산화막(114)을 형성을 위해 실시된다. 조밀한 양극 산화막(114)의 두께는 900Å이다.
게이트 전극(115)은 상기 단계를 통해 한정된다. 조밀한 양극 산화막(114)은 차후 단계에서 게이트 전극(115)의 표면을 보호하고 힐록 또는 휘스커의 발생을 억제하는 기능을 한다.
다음, 조밀한 양극 산화막(114)이 형성된 후에, 소스/드레인 영역 형성을 위한 불순물 이온이 이 상태에서 주입된다. N-채널형 TFT가 제작되는 경우에, P(인) 이온이 주입될 수 있고, P-채널형 TFT가 제작되는 경우에, B(붕소) 이온이 주입될 수 있다.
이 단계에서, 고농도의 불순물이 첨가된 소스 영역(106) 및 드레인 영역(117)이 형성된다.
다음, 다공성 양극 산화막(113)을 초산, 인산 및 질산이 혼합된 산을 사용하여 선택적으로 제거한 후, 인 이온을 다시 주입한다. 이 이온 주입은 소스/드레인 영역의 형성시 보다 낮은 불순물로 실행한다 (도 2C).
그후, 소스 영역(116) 및 드레인 영역(117)보다 낮은 불순물 농도를 갖춘 저농도 불순물 영역(118,119)이 형성된다. 게이트 전극(115) 바로 아래 영역(120)은 자기 정렬로 채널 형성 영역이 된다.
채널 형성 영역(120)과 드레인 영역(117) 사이에 배치된 저농도 불순물 영역(119)을 특히 LDD(저농도 드레인 영역)이라 칭하고, 이는 채널 형성 영역(120)과 드레인 영역(117) 사이에 형성되는 고전계를 해결하는 효과가 있다.
채널 형성 영역(120)(엄밀히 바늘형 또는 기둥형 결정의 내부)은 진성 또는 대체로 진성의 영역으로 구성된다. 진성 또는 대체로 진성의 영역은 활성화 에너지가 약 1/2(페르미 레벨이 금지대의 중심에 이치)이고 불순물 농도가 스핀 밀도보다 낮은 또는, 인 또는 붕소와 같은 불순물이 고의로 첨가되지 않은 불순물이 첨가되지 않은 영역을 의미한다.
게다가, 상기 불순물 이온의 주입 단계 후에, 이온 주입을 한 영역에서 어닐링이 레이저 광선, 적외선 또는 자외선 광선의 조사로 실시된다. 이 처리로, 첨가된 이온의 활성화 및 이온 주입에서 생긴 활성층의 데미지가 회복된다.
이는 0.5 내지 1 시간 동안 300 내지 350 ℃범위 내의 온도에서 수소화 처리를 실행하는 것이 효과적이다. 이 단계에서, 활성층으로부터 수소 분리에 의해 생성된 부대 결합은 다시 수소에 의해 종결된다. 이 단계가 실시되는 경우, 수소의 농도는 1×1021atoms/cm3이하, 바람직하게는 1×1015atoms/cm3내지 1×1021atoms/cm3가 된다.
도 2C에 나타낸 상태가 이 방법으로 얻어진 후에, 층간 절연막(121)이 다음에 형성된다. 층간 절연막(121)은 산화 규소막, 질화 규소막, 산화질화물 규소막, 유기성 수지막, 또는 이들 막의 적층막으로 구성된다 (도 2D).
유기성 수지막의 폴리이미드가 사용되면, 상대 유전 상수가 작기 때문에, 기생 캐패시턴스가 배선 상부와 하부 사이에서 감소될 수 있다. 게다가, 폴리이미드 막이 스핀 코팅 방법에 의해 형성될 수 있기 때문에, 막 두께는 생산성을 향상시킬 수 있는 두께로 쉽게 만들어진다.
다음, 콘택홀이 층간 절연막(121)에 형성되고, 소스 전극(122) 및 드레인 전극(123)이 형성된다. 게다가, 350℃에서 수소 분위기로 가열처리는 장치 전체의 수소화 및 도 2D에 나타낸 TFT를 완성하도록 실시된다.
설명을 위한 간단한 구조를 갖는 TFT를 도 2D에 나타내었지만, 본 실시예의 제작 단계에의 일부를 변형한 첨가 및/또는 첨가 단계로 원하는 TFT 구조를 만들 수 있다.
여기서, 활성층의 배열이 형성에서 중요한 이유는, 도 3을 참조로 설명한다.
본 실시예가 실시될 때, 바늘형 또는 기둥형 결정은 서로 대체로 평행하게 성장하여, 본 실시예는 결정 입계가 한 방향으로 배열되는 특징을 얻는다. 게다가, 결정화 증진을 위한 금속 요소가 선택적으로 첨가되는 경우에, 바늘형 또는 기둥형 결정이 성장하는 방향을 자유롭게 조절할 수 있다. 이는 매우 중요한 것을 의미한다.
여기서는, 절연면을 구비한 기판 상에 형성된 활성층을 예로 도 3에 나타낸다. 도 3은 액티브 매트릭스형 액정 표시 장치가 제작되는 경우에 기판(301) 상에 형성되는 매트릭스에 배치된 활성층을 나타낸다.
점선(302)으로 표시된 영역은 니켈을 선택적으로 주입한 영역을 나타낸다. 참조 부호 303은 측면 성장 영역의 충돌에 의해 형성된 거시적 입계가 존재하는 곳을 나타낸다. 이들 영역은 활성층의 형성후에 확인할 수 없기 때문에, 이들을 점선으로 나타냈다.
결정화가 본 실시예에 나타낸 방법으로 시행될 경우에, 바늘형 또는 기둥형 결정은 니켈이 첨가된 영역(302)에 대체로 수직인 방향(도면에서 화살표로 나타낸 방향)으로 성장한다.
따라서, 섬 영역(304)이 도 3에 나타낸 것처럼 배열되면, 채널 방향 및 바늘형 또는 기둥형 결정이 서로 일치되도록 배열되는 것이 가능하다. 게다가, 니켈이 첨가된 영역(302)이 기판(301)의 끝에서 끝으로 확장되도록 설계되는 경우에 기판의 전체에 상기 구조를 실현하는 것이 가능하다.
그러한 구조가 제공되면, 채널 방향 및 바늘형 또는 기둥형 결정이 서로 일치한다. 즉, 이는 결정이 TFT의 활성층으로 기능하는 경우를 의미하고, 채널 형성 영역에서 캐리어의 이동을 차단하기 위한 에너지 장벽이 극도로 작기 때문에, 작동 속도의 향상을 기대할 수 있다.
다른 말로, 상기 설명은 결정이 채널 방향에 대해 특정 각을 갖기 때문에 바늘형 및 기둥형 결정의 방향성 제어가 가능하다. 도 3은 특정각이 0°인 것을 나타낸다.
즉, 도 3과 다르게, 활성층(304)이 90°회전하는 것이 가능하다. 이 경우에, 캐리어의 이동도는 낮지만, 낮은 오프 상태 전류 특성 및 높은 내압 특성을 기대할 수 있다.
도 4는 도 2D에 나타낸 반도체 장치의 전기적 특성과 본 실시예를 따라 제작된 것을 나타낸다. 도 4A는 N-채널형 TFT의 전기적 특성(Id-Vg특성), 및 도 4B는 P-채널형 TFT의 전기적 특성을 나타낸다. Id-Vg 특성을 나타내는 이 그래프는 다섯 개의 구성된 점으로 구성된 측정 결과를 나타낸다.
횡좌표의 축에서 VG는 게이트 전압 값을 나타내고, 세로좌표의 축에서 ID는 소스 및 드레인을 따르는 전류의 값을 나타낸다. (401) 및 (403)으로 나타낸 Id-Vg 특성(Id-Vg 곡선)은 드레인 전압 VD=1V일 때를 나타내는 특성이다. (402) 및 (404)로 나타낸 Id-Vg 특성은 드레인 전압 VD=5V인 경우를 나타내는 특성이다. 참조 부호 405 및 406은 전압 VD=1V 일 때 누설 전류를 나타낸다.
오프 상태 영역(도 4A에서는 -1V 이하, 도 4B에서는 -1V 이상)에서 드레인 전류(Ioff) 및 온 상태 그리고 오프 상태 영역에서의 누설 전류(IG)의 모든 값은 1×10-13A(측정치 낮게 제한한다)이하 이기 때문에, 잡음(nosie)과 혼합된다.
표 1 및 표 2는 도 4A 및 도 4B에 나타낸 전기적 특성으로부터 얻어지는 본 발명에 따른 TFT의 특성 파라미터를 나타낸다. 표 1은 N-채널형 TFT의 전기적 특성(임의의 20개의 측정치) 결과를 나타내고, 표 2는 P-채널형 TFT의 전기적 특성(임의의 20개의 측정치)의 결과를 나타낸다.
[표1] N채널형 TFT(단일 게이트)의 측정 결과
[표2] P채널형 TFT(단일 게이트)의 측정 결과
특히, 표 1과 표 2에서 주목할 만한 점은 문턱전압이하(subthreshold) (S-값) 특성이 60 내지 100 mV/dec의 범위내로 매우 작고, 이동도(μFE)가 150 내지 300 ㎠/Vs로 매우 큰 값을 갖는다는 것이다. 본 발명의 이동도는 전계 이동도를 의미한다.
이들 측정 데이터는 일반 TFT에서 얻을 수 있는 것이 아니고, 본 발명의 TFT는 단결정 상에 제작된 MOSFET과 유사한 높은 수행력의 TFT로 확인된다.
동시에, 본 발명의 TFT는 감소(degradation)에 대향한 높은 저항성을 갖는 반복된 측정치를 통해 가속된 감소 시험에 의해 확인된다. 실험적으로, 고속에서 동작하는 TFT는 악화(deteriorat) 되기 쉬운 결점이 있다. 그러나, 본 발명의 TFT는 악화되지 않고 높은 내압 특성을 갖는 것으로 나타났다.
표 1 및 표 2는 또한 참조로 평균값과 기준 편차(deviation)(σ 값)를 나타낸다. 기준 편차는 평균값에서 분포를 나타내는 스케일로써 사용된다. 일반적으로, 측정 결과(분포)는 정상 분포를 따른 것이고, 전체의 68.3%는 평균값의 중심으로 ±1σ의 범위 내, 95.4%는 ±2σ의 범위내 ,99.7%는 ±3σ의 범위내 이다.
본 실시예의 TFT 특성의 분포를 정확하게 측정하기 위해서 본 발명자 540개의 TFT를 측정했고, 그 결과로 평균치 및 기준 편차를 얻었다. 결과적으로, S-값의 평균값은 80.5 mV/dec(n-채널)과 80.6 mV/dec(p-채널)이고 기준 편차는 5.8(n-채널)과 11.5(p-채널)이다. 이동도의 평균값은 (최대) 194.0 ㎠/Vs(n-채널)과 131.8 ㎠/Vs(p-채널), 그리고 기준 편차는 38.5(n-채널)과 10.2(p-채널)이다.
즉, 본 발명에 사용한 N-채널형 TFT에서, TFT 특성은 다음과 같다.
(1) S-값의 σ-값은 10 mV/dec 내, 바람직하게 5 mV/dec 이다.
(2) S-값은 80±30 mV/dec 내, 바람직하게 80±15 mV/dec 이다.
(3) μFE의 σ값은 40㎠/Vs 내, 바람직하게 35 ㎠/Vs 이다.
또한 본 발명에 사용한 P-채널형 TFT에서, TFT 특성은 다음과 같다.
(1) S-값의 σ-값은 15 mV/dec 내, 바람직하게 10 mV/dec 이다.
(2) S-값은 80±45 mV/dec 내, 바람직하게 80±30 mV/dec 이다.
(3) μFE의 σ값은 15㎠/Vs 내, 바람직하게 10 ㎠/Vs 이다.
상기 설명된 것처럼, 본 발명을 따른 TFT는 뛰어난 전기적 특성을 가능케하고, TFT는 복잡한 SRAM 회로 또는 DRAM 회로와 같은 일상적으로 사용되는 단결정 상에 형성된 MOSFET만으로 고속 동작을 요구하는 논리 회로를 구성이 가능하다
본 발명에서는 단일 게이트 구조의 제작 단계가 설명되었지만, 본 발명은 이중 게이트 구조 또는 게이트 전극을 포함하는 다중 게이트 구조를 갖춘 TFT에도 사용 적용된다.
본 발명은 활성층의 결정성을 증가시켜서 실현될수있고, 열 저항성이 가능한한 TFT 구조에 상관없이 사용될 수 있다.
[본 발명에 의해 얻어진 결정성 구조체에 관한 설명]
본 발명에 의해 얻어진 결정성 규소막은 도 10에 나타낸 것처럼 바늘형 또는 기둥형 결정의 집합체로 구성된 결정성 구조체인 것으로 이미 설명되었다. 여기서, 본 발명의 결정성 구조체와 다른 방법에 따른 결정성 구조체 사이를 비교할 것이다.
도 11에 나타낸 사진은 비정질 규소막의 결정화가 제 1 실시예의 방법을 통해 완성된 예의 TEM 사진이다. 즉, 도면은 할로겐 원소를 포함하는 가열처리에 영향을 받지 않는 결정성 규소막의 결정 구조를 나타낸다.
도 11에서 알 수 있듯이, 결정화 후에 바로 바늘형 또는 기둥형 결정의 안쪽에는 많은 변위(dislocation) 결점(1101로 표시된 원안에)이 있다. 그러나, 도 10에 나타난 TEM 사진에서, 그러한 변위 결점은 결정 안에서 확인되지 않는, 미세한 결정 구조가 얻어진다.
이는 할로겐 원소를 함유한 분위기에서 가열처리가 결정성의 향상에 크게 기여한다는 것을 입증한다.
도 12는 비정질 규소막의 결정화의 조건이 본 발명과 다른 경우에 결정성 구조체를 나타낸다. 특히, 48 시간 동안 600℃에 질소 분위기에서의 가열처리가 비정질 규소막 결정화를 위해 실행되고, 약 900 내지 1100℃에서 열산화 처리가 실행된다.
상술된 방법으로 형성된 결정성 규소막은 각각 결정 입계가 크고 불규칙하게 분포된 입계에 의해 나뉘어진 상태가 된다.
도 12에서, 결정 입계(1201)는 불규칙한 입계(1202)로 둘러 쌓인다. 따라서, 도 12에 나타낸 결정성 구조체가 TFT의 실제 활성층으로서 사용되는 경우, 캐리어의 이동을 차단하는 불규칙적 입계(1202)에 의해 에너지 장벽이 발생된다.
반면에, 도 10에 나타낸 결정성 구조체는 결정 입계(1002)가 규칙적으로 배열된 상태이다. 따라서, 바늘형 또는 기둥형 안쪽에 캐리어의 이동을 차단하는 에너지 장벽이 없을 것으로 생각된다.
본 발명에서 유도된 수 내지 수천의 확대 폭 자계에 의한 바늘형 또는 기둥형의 배열 상태 관측 결과로, 바늘형 또는 기둥형 결정이 지그재그형으로 되는 경우를 입증한다. 이는 결정 성장이 에너지 관점에서 볼 때 안정한 방향으로 향하는 경향에서 야기되는 현상이다. 입계의 종류는 결정 방향이 변화되는 부분에 형성되는 것으로 간주된다.
그러나, 본 발명자는 바늘형 또는 기둥형 결정의 안쪽에 생성된 입계가 비활성 에너지인 이중 입계와 같은 것으로 생각된다. 즉, 본 발명자는 입계가 연속적으로 결정 방향이 서로 다른 좋은 배열로 결합되고, 그러한 입계(대체로 입계라고 간주되지 않는)는 캐리어의 이동을 차단하는 에너지 장벽이 되지 않는다.
상기 설명처럼, 일반 공정에 의해 결정화 되는 결정성 규소막은 도 12에 나타낸 결정성 구조를 갖고, 불규칙한 입계가 캐리어의 이동을 차단하도록 분포되어, 높은 이동도를 얻기가 어렵다.
그러나, 본 발명의 결정성 규소막은 도 10에 나타낸 결정성 구조를 갖고, 이 결정 입계는 대체로 한쪽 방향으로 배열되며, 바늘형 또는 기둥형의 안쪽에 에너지 장벽과 같은 입계가 없다. 즉, 고 이동도를 얻을수 있도록 캐리어의 차단됨이 없이 결정의 내부에서 캐리어들이 이동할 수 있다.
특히, 본 발명에서 얻어진 바늘형 또는 기둥형 결정의 주목할 만한 점은 결정이 수십 내지 수백 ㎛의 간격으로 연속적으로 성장하며 울퉁불퉁함, 스트레스 또는 그와 같은(결정 방향 변화)것에 기인한 악화를 줄인다는 것이다.
본 발명의 추론이 정확하다면, 본 발명의 결정성 규소막은 특수한 결정의 집합체로 형성된 아주 새로운 결정성 구조체로 결정은 캐리어가 포획될 수 있는 입계를 형성하지 않고 성장한다.
[제 2 실시예]
본 실시예에서, CMOS 회로는 제 1 실시예에서 나타난 TFT에 의해 형성된다. CMOS 회로는 제 1 실시예에 나타낸 구조를 갖는 N-채널형 TFT 및 P-채널형 TFT의 상보적 조합에 의해 구성된다.
본 실시예의 CMOS 회로의 제작 단계는 도 5 및 도 6을 참조하여 설명한다. 본 발명에 의해 형성된 결정성 규소막의 적용 범위는 넓고, CMOS 회로 형성 방법은 본 실시예에서 제한되지 않는다.
먼저, 제 1 실시예에 나타낸 제작 과정에 따라, 산화 규소막(502)이 석영 기판(501)에 형성되고, 결정성 규소막(도시되지 않음)이 그위에 형성된다. 결정성 규소막 패터닝에 의해서, N-채널형 TFT를 위한 활성층(503) 및 P-채널형 TFT를 위한 활성층(504)가 형성된다.
활성층(503,504)가 형성된후에, 게이트 절연막(505)이 형성되고, 할로게 원소를 함유한 분위기에서 가열처리가 실행된다. 본 실시예에서, 공정 조건은 제 1 실시예와 동일하다. 이 방법으로, 활성층(503,504)은 본 발명의 결정성 구조체가 되고, 높은 막질을 갖춘 게이트 절연막(505) 및 계면이 형성된다.
다음, 차후에 게이트 전극의 원형을 구성하는 알루미늄 막(도시되지 않음)이 형성되고, 알루미늄 막의 패턴(506,507)을 형성하기(패터닝을 위해 사용된 레지스트 마스크는 패턴의 형성후에 여전히 남아있다) 위해 패턴화 된다.
이 방법으로, 도 5A에 나타난 상태가 얻어진다. 알루미늄 막의 패턴(506,507) 형성 후에, 다공성 산화막(508,509)이 제 1 실시예와 같은 상태하에서 알루미늄 막의 패턴(506,507)의 측면에 형성된다. 본 실시에서, 다공성 산화막(508,509)의 두께는 0.5㎛ 이다.
게다가, 제 1 실시예와 동일한 상태하에서, 조밀하고 견고한 양극성 산화막(510,511)이 형성된다. 그리고, 본 실시예에서, 최종 전압은 막 두께가 700Å이 되도록 적용된다. 이 단계에서, 게이트 전극(512,513)이 정의된다. 이 방법으로, 도 5B에 나타낸 상태를 얻는다.
도 5B에 나타난 상태가 얻어진 후에, 게이트 절연막(505)이 건식 에칭 방법으로 에칭된다. 이 에칭 단계에서, 게이트 전극(512,513) 및 다공성 양극 산화막(508,509)은 게이트 절연막 바로 아래에만 남도록 마스크 기능을 한다. 다공성 양극 산화막(508,509)이 에칭후 제거되면, 도 5C에 나타난 상태가 얻어진다.
다음 레지스트 마스크(514)가 P-채널형 TFT를 덮기 위해서 형성되고, N-형 전도성을 부여하기 위한 불순물로서 인 이온 도핑을 실행한다. 이 도핑은 50 KeV의 가속 전압에서, 0.1 내지 5×1013atoms/㎠, 바람직하게는 0.5 내지 2×1013atoms/㎠ 의 불순물로 실행한다.
이 도핑 단계에서 가속 전압이 상대적으로 높기 때문에, 인 이온은 게이트 절연막을 통과하여 활성층(503) 속으로 주입된다. 그 결과, 인 이온이 영역(515,516)에 첨가된다 (도 5C)
다음, 도 5D에 나타낸 것처럼, 인 이온이 다시 주입된다. 인 이온의 주입은 5 KeV의 낮은 가속 전압에서, 0.1 내지 1×1015atoms/㎠ , 바람직하게는 2 내지 5×1014atoms/㎠ 의 불순물로 실행한다. 이 단계의 결과로, 고농도의 인 이온을 첨가한 영역(517,518)이 형성된다.
도 5D에 나타낸 상태가 완성되면 이때, N-채널형 TFT의 활성층이 완성된다. 즉, 소스 영역(517), 드레인 영역(518), 저농도 불순물 영역(또는 LDD 영역)(519,520) 및 N-채널형 TFT의 채널 형성 영역(521)이 정의된다.
다음, 도 6A에 나타낸 것처럼, N-채널형 TFT 왼쪽을 덮는 레지스트 마스크(522)가 형성된다. 도 6A에 나타낸 상태에서, P-형 전도성을 부여하기 위한 불순물로 붕소 이온의 주입이 실행된다. 붕소 이온의 도핑은 인 이온의 경우처럼 2 단계에서 실행된다.
제 1 붕소 이온 도핑은 30 KeV의 가속 전압으로 0.1 내지 5×1014atoms/㎠ , 바람직하게는 약 0.5 내지 2×1014atoms/㎠의 불순물로 실행한다. 이 단계에서, 붕소 이온이 영역(523,524)에 첨가된다 (도 6A).
제 2 붕소 이온 도핑은 5 KeV의 가속 전압 그리고 0.1 내지 1×1015atoms/㎠ , 바람직하게는 2 내지 5×1014atoms/㎠ 의 불순물로 실행된다. 이 단계에 의해서, 고농도의 붕소 이온이 첨가된 영역(525,526)이 형성된다 (도 6B).
상기 단계에 의해서, 소스 영역(525), 드레인 영역(526), 저농도 불순물 영역(또는 LDD 영역)(527,528), 및 P-채널형 TFT의 채널 형성 영역(529)가 정의된다.
다음, 도 6B에 나타낸 단계의 완성후에, 레지스트 마스크(522)가 제거되고, 레이저 광선, 적외선, 또는 자외선과 같은 강한 광선이 기판의 전체 표면에 조사된다. 이 단계에 의해서, 첨가된 불순물 이온이 가속되고 불순물이 주입된 영역의 데미지가 회복된다.
다음, 4000 Å 두께의 층간 절연막(530)이 형성된다. 층간 절연막(530)이 산화 규소막, 산화질화물 규소막, 질화 규소막, 및 유기성 수지막의 일부를 형성할수 있거나, 다층 구조를 형성할 수 있다. 이들 절연막은 플라즈마 CVD 방법, 열 CVD 방법, 또는 스핀 코팅 방법에 의해 형성된다.
다음, 콘택 홀이 형성되고, N-채널형 TFT의 소스 전극(531) 및 P-채널형 TFT의 소스 전극(532)이 형성된다. 드레인 전극(533)은 CMOS 회로를 실현하기 위해서 N-채널형 TFT 및 P-채널형 TFT에 의해 공통적으로 처리된다 (도 6C).
상기 단계를 통해서, 도 6C에 나타낸 CMOS 회로가 형성된다. CMOS 회로는 간단한 구조를 갖춘 인버터 회로이다. 폐쇄된 회로는 링 오실레이터(ring oscillator)라 불리는 CMOS 인버터 회로를 짝수인 직렬로 연결하여 형성되고, 이는반도체 장치의 동작 속도가 가속될 때 사용된다.
여기서, 도 7A에 나타낸 상부 사진은 본 실시예를 따라 제작된 CMOS 회로의 조합에 의해 구성된 링 오실레이터 회로이다. 본 발명자는 실제로 본 발명을 사용하는 액티브 매트릭스형 액정 표시 장치를 형성하고, 링 오실레이터에 의해 구동 회로의 동작 수행을 확인했다.
도 7A에 나타낸 링 오실레이터를 구성하는 CMOS 회로의 게이트 전극의 폭은 약 0.6㎛로 얇고, 채널 형성 영역은 너무 미소해서 단채널 효과가 발생된다.
도 7B는 참조로 시프트 레지스터의 사진이다. 도 7B에 나타낸 시프트 레지스터 회로는 제작된 주변 구동 회로를 실험적으로 구성하는 중요한 회로중의 하나이고, 화소 영역의 어드레스(address)를 나타내기 위한 논리 회로이다. 특히, 수평의 스캐닝(소스쪽 사용)을 위한 시프트 레지스터 회로는 실제 동작에서 수 MHz 내지 수십 MHz의 높은 주파수에서의 구동이 요구된다.
링 오실레이터의 발진 주파수는 CMOS 회로의 9,19, 및 51 그룹(단계)이 연결된 링 오실레이터에 의해 측정된다. 그 결과, 3내지 5V의 전원 전압으로 9 단계의 링 오실레이터에서, 300 MHz 이상의 발진 주파수, 또는 일부 오실레이터에서 500 MHz 이상의 발진 주파수가 얻어진다. 따라서, 동작 속도가 매우 높게 나타난다.
이들 값은 동작 속도가 일반 제작 단계에 의해 형성된 링 오실레이터보다 거의 20 배가 높다는 것을 의미한다. 전원 전압이 1 내지 5V의 범위에서 변한다면, 수십 내지 수백 MHz의 발진 주파수가 항상 얻어진다.
상기 설명된 것처럼, 본 발명을 이용한 CMOS 회로는 추가의 값이 회로 설계의 관점에서 첨가되는 상태에서도 어떠한 문제점 없이 고속으로 동작할 수 있고, 모든 논리 회로를 만족시키는 수행력을 갖는다.
게다가, 채널 길이가 매우 0.6 ㎛로 매우 얇지만, CMOS 회로는 본 실시예에 나타낸 것처럼 고속 동작을 견디기에 충분한 내압 특성을 갖고, 이는 본 발명의 TFT가 단채널 효과에 의해 거의 영향을 받지 않고 매우 높은 신뢰도를 갖는다는 것을 나타낸다.
[본 발명의 구조에 의한 추론]
제 1 실시예 및 제 2 실시예에 나타낸 것처럼, 본 발명을 따라 형성된 TFT는 매우 높은 수행력(고속 동작 특성, 높은 내압 특성)을 갖는다. 고속 동작 특성을 갖지만 악화에 대향하는 높은 저항을 갖춘 TFT의 특성은, 실험적으로 독특한 현상이라 할 수 있다. 본 발명자는 본발명의 TFT가 악화 저항에서 우세한 이유를 고려한 추론된 이론을 이하 설명한다.
본 발명자는 본 발명의 TFT가 내압하는 이유로써 바늘형 또는 기둥형 결정의 결정 입계의 효과라는 중요성을 첨부한다. 즉, 본 발명자는 채널 형성 영역에 국부적으로 존재하는 결정 입계(산화 영역으로 예측되는)가 소스 영역과 드레인 영역, 특히 채널 형성 영역과 드레인 영역 사이에 가해진 고전계를 효과적으로 경감하는 것으로 추론한다.
구체적으로, 결정 입계는 특히 공핍층 전하에 의해 형성된 전계 및 드레인 영역으로부터의 확장을 억제하고, 드레인 전압이 높은( 드레인 공핍층 전하가 증가하는 상태) 상태에서도 소스쪽에 확산 전압을 변동시키지 않는 기능을 한다.
요약하면, 본 발명의 결정성 규소막이 활성층으로써 사용되는 경우에, 채널 형성 영역은 다음 구조를 만족한다.
(1) 대체로 진성인(캐리어에 대해) 캐리어가 이동하는 영역(바늘형 또는 기둥형 결정의 내부)
(2) 캐리어의 이동을 억압하기 위한 또는 채널 방향(소스 및 드레인 결합 방향)에 가해진 전계를 경감시키기 위한 에너지 장벽
따라서, 본 발명에 나타낸 우세한 특성을 갖춘 TFT는 상기 두 구조를 만족시킴으로써, 다른말로, 대체로 캐리어에 대해 진성인 채널 형성 영역, 그리고 국부적으로 형성된 에너지 장벽을 갖춘 구조에 의해 형성될 수 있다.
상기 구조는 일부 가정을 첨가한 본 발명자의 실험적 데이터에서 추론된다. 다음, 본 발명자는 구조를 인위적으로 형성하는 경우에, 유사한 효과를 얻을 수 있을 것으로 기대한다.
결과적으로, 본 발명자는 단채널 효과를 억제할 수 있는 효과적인 구조를 제안하게 되었다. 상세한 설명을 이하 하겠지만, 아래 네가지 구성 사항은 본 상황에서 단지 추론이다.
단채널 효과는 문턱전압의 낮춤, 펀치-쓰루 현상의 내압 악화, 문턱이하의 악화 특성 및 그와 같은 것의 원인이 되는 일반적인 항목이다. 특히 문제의 펀치-쓰루 현상은 드레인 영역에서 소스 영역까지 공핍층이 연장되는 현상으로, 소스 쪽의 확산 전압을 낮추고, 소스 및 드레인 사이를 통해 전류가 흐르게 된다.
그후에, 본 발명자의 본 발명의 결정 입계의 효과를 주목하여 약 0.01 내지 2 ㎛의 채널 길이를 갖는 단채널 TFT를 관찰하였고, 드레인 쪽에서 공핍층의 확장을 억제하는 효과를 채널 형성 영역에 인위적 그리고 국부적 영역에 불순물을 제공함으로써 얻을 수 있다.
그러한 구조는 도 8에 나타낸 것같은 구조를 갖는 활성층 제작로 얻을 수 있다. 도 8A에서, (801)은 소스 영역을 나타내고, (802)는 드레인 영역, 그리고 (803)은 채널 형성 영역을 나타낸다. 불순물 영역(804)은 체널 형성 영역(803)에 인위적으로 형성된다. 채널 형성 영역(803), 불순물 영역(804) 외 영역(805)은 캐리어가 이동하는 대체로 진성인 영역이다.
여기서, 도 8A에 나타낸 구조는 도 10에 나타낸 본 발명의 결정성 구조체와 유사한 구조라는 것이 중요하다. 즉, 도 10에 (1001)로 나타낸 결정 입계는 도 8A에 나타낸 불순물 영역(804)에 대응하고, 도 10에 나타낸 바늘형 또는 기둥형 결정은 캐리어들이 이동하는 도 8A에 나타낸 영역(805)과 대응한다.
따라서, 채널 형성 영역에서, 내부(bult-in) 전위(또한 전위 장벽이라 칭함)가 높은 영역을 국부적으로 형성하는 채널 형성 영역(803)에 불순물 영역(804)이 배열되고, 드레인 쪽의 공핍층 확장이 에너지 장벽에 의해 효과적으로 억제된다.
도 8B는 도 8A의 A-A`를 따른 단면을 나타낸 것이다. (806)은 절연면을 갖는 기판을 나타낸다. 도 8C는 도 8A의 B-B`를 따른 단면을 나타낸 것이다.
도 8C에서, Wpi,n은 불순물 영역(804)의 폭을 나타내고, Wpa,m은 캐리어가 이동하는 영역의 폭을 나타낸다. 여기서, n과 m은 채널 형성 영역(803)에서, Wpi,n은 n번째 불순물 영역의 폭과, Wpa,m은 캐리어들이 이동하는 m번째 영역이라는 것을 의미한다.
따라서, 본 발명의 TFT의 실제적 전계 이동도는 실효 채널 폭 Wpa(1에서 m Wpa,m 전체)의 아래 표시된 이론상 방정식으로 대체됨으로써 얻어진다.
μFE = 1/Cox(ΔId/ΔVg)·1/Vd·L/W
여기서, Cox는 게이트 산화막의 정전용량이고, ΔId 및 ΔVg는 각각 드레인 전류 Id의 변화량 및 게이트 전압 Vg이고, Vd는 드레인 전압, 그리고 L과 W는 각각 채널 길이와 채널 폭이다.
그러나, 실제적으로 실효 채널 길이 Wpa의 측정은 불가능하고, 여기서 전계 이동도는 채널 폭의 값 W를 예정하여 대체함으로써 얻는다. 즉,실제 이동도 보다 작은 값이 얻어질 것이다.
도 8A에 나타낸 배열로 불순물 영역을 제공하는 것은 이동도 향상에 큰 의미를 줄것으로 기대된다. 그 이유를 설명하겠다.
이동도(μFE)는 반도체 막(여기서,규소막 사용)에서 캐리어들의 산란에 의해 측정되고, 규소막에서의 산란은 격자 산란 및 불순물 산란으로 크게 나뉜다. 그의 결합으로 형성되는 전체 이동도 μ는 다음 식으로 표시된다.
μ = (1/μ1+ 1 /μi)-1(1)
식(1)은 전체 이동도 μ는 격자 산란으로 움직이는 경우에 이동도 1(1은 격자를 나타낸다)의 역수 및, 불순물 산란의 영향으로 움직이는 경우에 이동도 i(i는 불순물을 나타낸다)의 역수의 합과 반비례한다. 격자 산란 및 불순물 산란은 다음 식으로 표시된다.
μ1∝ (m*)-5/2T-3/2(2)
μi∝ (m*)-1/2Ni-1T3/2(3)
이들 식에 따라서, 불순물이 채널 형성 영역 전체에 일정하게 첨가되는 상태에서, 이동도는 불순물 산란의 영향으로 증가될 수 없다. 그러나, 도 12에 나타낸 구조의 경우에, 불순물 영역이 국부적으로 형성되기 때문에, 불순물들이 캐리어가 이동하는 영역속에 첨가되지 않아서, 영역들은 대체로 캐리에에 대해 진성이다.
즉, 이론상 식(3)에서 이온화된 불순물의 Ni 농도가 제한됨이 없이 거의 0에 가깝다는 것을 의미하고, 이동도 μi는 제한되지 않는 무한대에 근사한다. 즉, 이것은 불순물이 식(1)의 1 /μi항이 무시되도록 감소된다는 것을 의미하고, 전체 이동도가 제한되지 않고 이동도 μ1에 근사할 것으로 생각된다.
또한, 도 8A에서, 불순물 영역(804)이 채널 방향에 대체로 평행하도록 배열되는 것이 중요하다. 그러한 배열은 도 10에 나타낸 바늘형 또는 기둥형 결정의 연장 방향이 채널 방향과 일치하는 경우와 대응한다.
그러한 배열에서, 불순물 영역(804)은 양성 결정 입계로서 작용할 것으로 예상되기 때문에, 이 영역은 캐리어를 포획하지 않고 캐리어들이 규칙적인 방향으로 이동하는 경로의 기능을 할 것으로 간주된다. 이는 캐리어들의 충돌로 인한 산란의 영향을 감소시킨다는 점에서 매우 중요한 구조이다.
또한, 상기 구조가 제공됨으로써, 단채널 효과중의 하나인 문턱전압을 낮추는 것을 억제할 수 있을 것으로 기대된다. 이는 불순물 영역 사이에, 인위적으로 채널 폭이 매우 좁은 경우에 발생되는 협폭 채널 효과를 발생시키는 것이 가능하다는 추론에 근거한 예상이다.
상기 설명된 것처럼, 펀치-쓰루 현상은 드레인 쪽의 공핍층의 확장을 억압함으로써 줄일 수 있다. 펀치-쓰루 현상을 억압함으로써, 내압성의 증가 뿐만 아니라 문턱이하 특성(S-값)의 증진도 얻을 수있다.
문턱이하 특성 향상은 드레인쪽 공핍층에 의해 차지되는 용량을 본 구조를 사용함으로써 감소될 수 있다는 추론으로부터 이하 설명된다.
도 8A에 나타난 구조가 제공되고, 공핍층의 확장이 효과적으로 억제될 수 있다면 , 드레인쪽 공핍층이 크게 차지하는 용량을 감소시키는 것이 가능하다. 따라서, 전체 공핍층의 전하가 작게 될 수있기 때문에, 공핍 정전 용량을 작게 할수있을 것으로 생각된다. 여기서, S-값을 유추하기 위해 다음 근사식을 나타낸다.
S ≒ ln10·kT/q[1 + ( Cd + Cit) / Cox] (4)
(4) 식에서, k는 볼쯔만 상수이고, T는 절대 온도, q는 전하량, Cd는 공핍층의 정전용량, Cit는 계면의 등가 정전용량, 그리고 Cox는 게이트 산화막의 정전용량이다. 따라서, 이 구조에서, 공핍층의 정전용량 Cd 및 계면의 등가 정전용량 Cit가 0에서 최대 가능 범위에 근사하게 되는 경우, Cd=Cit=0의 이상적 상태가 반도체 장치가 실현된다. 즉, S-값이 60 mV/decade가 실현된다.
그러나, 식(4)는 S-값을 유추하기 위한 근사식이고, TFT인 경우에, 이 근사식을 따르지 않는 60 mV/decade 이하 측정 값이 얻어진다.
본 발명에서 추론되는 이 구조에서, 본 발명의 결정 입계와 동등한 불순물 영역으로써, 질소 또는 탄소가 산소외에 사용될 수 있다. 이는 본 구조의 목적이 채널 형성 영역에 에너지 장벽을 인위적으로 배치하는 것이기 때문이다.
따라서, 에너지 장벽의 형성을 고려하여, 반전층의 전도성에 대립하는 전도성을 갖는 불순물 영역에 효과를 갖는다고 할 수 있다. 즉, N-채널형 반도체 장치를 위한 붕소 이온, 그리고 P-채널형 반도체 장치를 위한 인 이온을 사용하여 불순물 영역을 형성할 수 있다.
불순물 영역이 인 또는 붕소 이온에 의해 형성되는 경우에, 불순물 이온이 첨가된 농도에 의해 문턱값을 직접적으로 제어하는 것이 가능하다.
상기 설명된 것처럼, 이 구조는 본 설명 및 실험적 사실에 공개된 발명의 구조에 기초한 본 발명자의 추론으로부터 유추된 기술이다. 이 구조를 실용화함으로써, 채널 길이가 매우 짧은 깊은 초미세 영역의 반도체 장치에서 문제가 되는 단채널 효과를 효과적으로 억압하는 것이 가능하다.
[제 3 실시예]
본 실시예는 제 1 실시예에 나타낸 것과 다른 제작 단계를 나타낸다. 특히, 활성층의 형성 이전에, 할로겐 원소 함유 분위기에서의 가열처리는 게더링을 통해 니켈을 제거하기 위해 결정성 규소막에서 실행된다.
제 1 실시예와 본 실시예를 나타내는 단계의 조합으로, 활성층에서 니켈의 농도를 보다 효과적으로 감소시킬 수 있다.
700℃ 이상의 가열처리에 의해서, 결정성 규소막의 막 두께가 감소되어, 본 실시예는 얇은 활성층에 효과적이다. 막 두께가 얇아지는 경우에, 이동도는 향상되고 오프-상태 전류가 감소될 것으로 기대된다.
[제 4 실시예]
본 실시예는 제 1 실시예에 나타낸 것과 다른 제작 단계를 나타낸다. 특히, 제 1 실시예에서 게이트 절연막(111) 형성의 단계는 생략되고, 활성층 형성후에 즉시, 할로겐 원소 함유 분위기에서 가열처리를 실행한다.
이때에 형성된 열산화막 어닐링이 제 1 실시예에서처럼 질소 분위기에서 실행되는 경우에, 막의 질이 향상될 수 있다. 이 경우에, 단지 그러한 열산화막에 의해서 게이트 절연막을 형성하는 것이 가능하다. 열산화막의 막 두께는 가열처리의 상태를 제어함으로써 100 내지 1500Å (일반적으로 500 내지 1000Å)사이로 조절될 수 있다.
게이트 절연막이 단지 열산화막을 형성할 경우에, 고속으로 동작 가능한 반도체 장치가 얻어지는 특성, 및 게이트 절연막의 막형성 단계를 간단히 할 수 있는 특성을 얻는다. 그러나, 막 두께를 일정하게 만드는 것은 어렵다.
또한, 상기 단계에 의해서 형성된 열 산화막 상에 증기상 방법에 의해 절연막을 증착하는 것과 이들 적층막들에 의해 게이트 절연막을 형성하는 것이 가능하다. 이 경우에, 게이트 내압성이 향상되지만, 열산화막과 증기상 방법에 의해 형성된 막 사이의 계면을 청결하게 하는 것이 중요하다.
또한 상기 단계는 금속 원소를 제거하는 단계로 가정되어, 상기 단계에 의해 형성된 열산화막이 제거되고, 열산화막이 게이트 절연막을 만들기 위해 다시 형성되는 것이 가능하다. 게다가, 또한 열산화 막이 제거된 후에, 게이트 절연막이 증기상 방법으로 활성층 상에 형성되는 것이 가능하다. 이 경우에, 활성층 및 게이트 절연막 사이의 계면에 존재하는 잔여 불순물의 농도를 감소시키는 것이 가능하지만, 활성층의 표면의 청결도에 주의해야 한다.
[제 5 실시예]
본 실시예는 DRAM(동적 임의 접근 기억 장치) 과 SRAM(동적 임의 접근 기억 장치)을 사용한 본 발명을 적용함여 제작된 TFT를 예로 나타낸다.
DRAM은 기억된 정보가 캐패시터에 충전함으써 저장되는 형태의 메모리 장치이다. 캐패시터에 정보 전하의 입력과 출력은 캐패시터와 직렬로 연결된 TFT에 의해 제어된다. 도 13A는 TFT 회로 및 DRAM의 하나의 메모리 셀을 구성하는 캐패시터를 나타낸다.
단일 게이트 워드 라인(1301)으로 주어지면, TFT는 온이 된다. 이 상태에서, 전하는 비트 라인(1302)의 한쪽에서 정보를 기록하기 위한 캐패시터(1304)로 이동되거나, 또는 전하는 충전된 캐패시터로부터 정보를 읽기 위해 사용된다. 즉, TFT를 통해 캐패시터에 저장된 전하를 쓰고 읽음으로써, 회로는 메모리 셀 기능을 한다.
그러한 특성을 지닌 DRAM은 하나의 메모리 셀을 구성하는 성분의 수는 단지 TFT 및 캐패시터 하나로 메모리 셀을 구성하기 때문에 매우 작아서, 고 집적도의 큰 규모의 메모리를 구성하는데 적합하다. 게다가, 비용이 적게 들기 때문에, DRAM은 현재 대량 사용된다.
게다가, DRAM 셀이 TFT를 사용함으로써 형성되는 경우에 특징은, 저장 캐패시터가 매우 작아, 낮은 전압에서의 동작이 가능하다는 것이다.
도 13B는 수동 부하 요소로써 높은 저항을 사용한 SRAM 회로를 나타낸다. 또한 수동 부하 요소와 같은 기능을 수행하는 TFT로 SRAM 구조를 만드는 것이 가능하다.
SRAM은 메모리 셀로써 플립-플롭과 같은 쌍안정성 회로를 사용하는 메모리 장치이고, 쌍안정성 회로의 온-오프의 상태 또는 오프-온의 두가지 안정 상태에 대응하는 이진의 정보값(0 또는 1)을 저장한다. 메모리 장치는 전원이 공급되는 한 지속된다는 장점이 있다.
참조부호 1305는 워드라인을 나타내고, 1306은 비트 라인을 나타낸다. 1307은 높은 저항에 의해서 구성된 부하 요소를 나타내고, SRAM은 두쌍의 구동 트랜지스터(1308) 및 두쌍의 접근 회로(1309)에 의해 구성된다.
상기 구조의 SRAM은 고속 동작이 가능하고,신뢰성이 높고, 시스템을 조립하기 쉽다는 특징이 있다.
[제 6 실시예]
본 실시예는 화소 매트릭스 회로 및 논리 회로가 제 1 실시예의 반도체 장치 및 제 2 실시예의 CMOS 회로를 사용함으써 동일 기판상에 집접화된 액티브 매트릭스형 전기 광학 장치를 나타낸다. 전기 광학 장치는 액정 표시 장치, EL 표시 장치, EC 표시 장치 및 그와 같은 것을 포함한다.
논리 회로는 전기 광학 장치를 구동하기 위한 주변 구동회로 또는 제어 회로와 같은 집적화된 회로를 나타낸다. 액티브 매트릭스형 전기 광학 장치에서, 수행력 및 집적화 문제를 고려하여, 논리 회로는 일반적으로 외부에 장착된 IC를 갖는다. 그러나, 본 발명의 TFT의 사용으로, 동일 기판상에 모든 소자를 집적화하는 것이 가능해졌다.
제어 회로는 처리 회로, 메모리 회로, 클록 발생 회로 및 A/D(D/A) 변환 회로와 같은 전기 광학 장치의 구동에 필요한 모든 전기 회로를 포함한다. 물론, 메모리 회로는 제 5 및 제 6 실시예에 나타낸 SRAM 회로 및 DRAM 회로를 포함한다.
본 발명에서 그러한 구조가 사용될 경우에, 단결정 상에 형성된 TFT와 대응되는 수행력을 갖춘 논리 회로를 구성하는 것이 가능하다.
[제 7 실시예]
본 실시예는 제 1 실시예와 다른 구조의 TFT 제작의 예를 나타낸다. 도 14는 설명을 위해 사용된다.
먼저, 도 2B에 나타낸 상태를 제 1 실시예와 동일한 단계를 통해 얻는다. 도 2B에 나타낸 상태가 얻어지면, 알루미늄 패터닝을 위해 사용된 도시되지 않은 레지스트 마스크를 제거하고, 그후에 양극 산화가 1000Å 두께의 조밀한 양극 산화막을 얻기 위해 주석산에서 실행된다. 도 14A는 이 상태를 나타낸다.
도 14A에서, 참조 부호 101은 석영 기판을 나타내고, 102는 하부막, 106은 활성층, 및 107은 차후에 게이트 절연막 역할을 하는 열산화막을 나타낸다. 참조 부호 1401은 주로 알루미늄을 함유한 물질로 구성된 게이트 전극을 나타내고, 1402는 게이트 전극(1401)의 양극 산화에 의해 얻어진 조밀한 양극 산화막을 나타낸다.
다음, 이 상태에서, 한 전도성을 부여하기 위해 불순물 이온을 활성층(106)에 주입한다. 이 이온 주입 단계는 불순물 영역(1403,1404)을 형성한다.
불순물 이온 주입이 완결된후에, 0.5 내지 1㎛의 질화 규소막(1405)이 형성된다. 저압열 CVD 방법, 플라즈마 CVD 방법, 및 스퍼터링 방법중 어느것이라도 막 성장 방법으로 사용될 수 있다. 산화 규소막이 질화 규소막 대신 사용될 수 있다.
이 방법으로, 도 14B에 나타낸 상태를 얻는다. 도 14B에 나타낸 상태가 얻어진후, 질화 규소막(1405)이 후방 에칭 방법으로 다음 에칭되어, 질화 규소막이 게이트 전극(1401)의 한쪽 벽에만 남아 있게된다. 따라서 측벽(1406)으로 기능하는 질화 규소막이 남는다.
이때, 열산화막(107)은 게이트 전극이 마스크로 역할을 하는 영역을 제외한 곳에서 제거되어, 열산화막은 도 14C에 나타낸 상태로 남게된다.
도 14C에 나타낸 상태에서, 불순물 이온이 다시 주입된다. 이때, 불순물은 전에 이온 주입에서보다 높다. 이 이온 주입에서, 이온 주입은 측벽(1406) 바로 아래 영역(1407,1408)에서 실행되기 때문에, 불순물 이온의 농도는 변하지 않는다. 그러나, 높은 농도의 불순물 이온은 노출된 영역(1409,1410)속으로 주입된다.
이 방법으로, 제 2 불순물 이온 주입을 통해, 소스 영역(1409), 드레인 영역(1410), 그리고 소스/드레인 영역 보다 낮은 불순물 농도인 저농도 불순물 영역(LDD 영역)(1407,1408)이 형성된다. 게이트 전극(1401) 바로 아래 영역은 불순물이 주입되지 않은 영역이고 채널 형성 영역(1411)이 된다.
도 14C에 나타낸 상태가 상기 단계를 거쳐 얻어진후, 도시되지 않은 300Å 두께의 티타늄 막이 형성되고, 티타늄막 및 규소(결정성 규소)막이 서로 반응하도록 구성된다. 티타늄막이 제거된후, 램프 어닐링 또는 그와 같은 가열처리가 티타늄 실리사이드(1412,1413)을 소스 영역(1409) 및 드레인 영역(1410)의 표면상에 형성하기 위해서 실시된다 (도 14D).
탄탈막, 텅스텐막, 몰리브텐막 또는 그와 같은 것이 티타늄막 대신 상기 단계에서 사용될 수 있다.
다음, 층간 절연막(1414)으로써, 5000Å 두께의 산화 규소막이 형성되고, 소스 전극(1415) 및 드레인 전극(1416)이 형성된다. 이 방법으로, 도 14D에 나타낸 구조의 TFT가 완성된다.
본 실시예 구조의 TFT에서, 소스/드레인 전극이 티타늄 실리사이드(1412,1413)을 통해 소스/드레인 영역과 연결되기 때문에, 월등한 오믹 콘택을 실현할 수 있다.
[제 8 실시예]
본 실시예는 제 1 또는 제 7 실시예와 다른 구조의 TFT 제작의 예를 나타낸다. 도 15는 설명에 사용된다.
먼저,도 2B에 나타낸 상태를 제 1 실시예와 유사한 단계를 통해 얻는다. 그러나, 본 실시예는, 전도성 결정성 규소막이 게이트 전극 물질로 사용된다. 도 15A는 이 상태를 나타낸다.
도 15A에서, (101)은 석영 기판, (102)는 하부막, (106)은 활성층, 및 (107)은 차후에 게이트 절연막으로써 기능하는 열산화막을 나타낸다. (1501)은 결정성 규소 막(다중규소 막)을 구성하는 게이트 전극을 나타낸다.
다음, 한 전도성을 부여하기 위한 불순물 이온을 활성층(106)에 주입한다. 이 이온 주입 단계로 불순물 영역(1502,1503)을 형성한다. (도 15B).
불순물 이온 주입이 완성된후, 측벽(1504)이 제 7 실시예와 유사한 후방 에칭 방법을 사용하여 형성된다.
측벽(1504)이 형성된후, 불순물 이온이 다시 주입된다. 상기 이중 이온 주입후에 , 소스 영역(1507), 드레인 영역(1508), 저농도 불순물 영역(LDD 영역), 그리고 채널 형성 영역(1509)이 형성된다.
도 15C에 나타낸 상태가 상기 단계를 통해 얻어진후, 도시되지 않은 500Å 두께의 텅스텐 막이 형성되고, 텅스텐 막 및 규소막이 서로 반응하도록 구성된다. 그후, 텅스텐 막이 제거된후, 텅스텐 실리사이드(1510) 내지 (1512)에 게이트 전극(1501), 소스 영역(1507) 및 드레인 영역(1508)의 표면상에 형성하기 위해 램프 어닐링과 같은 가열처리를 실행한다 (도 15D).
다음, 층간 절연막(1513)으로써, 4000Å 두께의 질화 규소막이 형성되고, 소스 전극(1514) 및 드레인 전극(1515)이 형성된다. 이 방법으로, 도 15D에 나타낸 구조의 TFT가 완성된다.
본 실시예에 나타낸 구조의 TFT에서, 게이트 전극 및 소스/드레인 전극은 텅스텐 실리사이드(1510) 내지 (1512)를 통해 리드(lead) 전극과 연결되어, 뛰어난 오믹 콘택을 실현할 수 있다.
[제 9 실시예]
본 실시예에서는 본 발명을 사용하는 반도체 장치를 통합하는 전기 광학 장치(표시 장치)를 예로 설명한다. 전기 광학 장치는 필요시에 따라서 디렉트 뷰 형 또는 투영형으로 사용될 수 있다. 전기 광학 장치는 반도체 사용으로 기능하는 장치이기 때문에, 본 발명의 전기 광학 장치는 반도체 장치의 범주에 포함된다.
본 발명을 사용하는 반도체 장치가 적용된 제작품은 TV 카메라, 헤드 마운트 표시기, 자동차 운행 장치, 영사기(프론트형 또는 리어형), 비디오 카메라, 퍼스널 컴퓨터 및 그와 같은 것을 포함한다. 이들 제품을 적용한 간단한 예를 도 16을 참조로 설명한다.
도 16A는 본체(2001), 카메라부(2002), 표시 장치(2003), 및 작동 스위치(2004)가 설치된 TV 카메라를 나타낸다. 표시 장치(2003)은 뷰 파인더로 사용된다.
도 16B는 본체(2101), 표시 장치(2102), 및 밴드부(2103)이 설치된 헤드 마운트 표시기를 나타낸다. 표시 장치(2102)로써, 상대적으로 작은 크기의 두 개의 장치가 사용된다.
도 16C는 본체(2201), 표시 장치(2202), 작동 스위치(2203), 및 안테나(2204)가 설치된 자동차 운행 장치를 나타낸다. 모니터로써 표시장치(2202)가 사용되지만, 지도의 표시가 주목적이기 때문에 해상도의 허용 범위가 상대적으로 넓다.
도 16D는 본체(2301), 음성 출력부(2302), 음성 입력부(2303), 표시 장치(2304), 작동 버튼(2305), 및 안테나(2306)가 설치된 휴대용 정보 단말기를 나타낸다. 표시장치(2304)는 앞으로는 TV 전화를 위해 움직이는 영상을 표시하는 것이 요구될 것이다.
도 16E는 본체(2401), 표시 장치(2402), 렌즈부(2403), 작동 스위치(2404), 및 테잎 홀더(2405)가 설치된 비디오 카메라를 나타낸다. 표시 장치(2402)상에 표시되는 영상은 렌즈부(2403)를 통해 실시간 내에 볼수있기 때문에, 사용자는 영상 표시를 보는 동안 사진을 찍을 수 있다.
도 16F는 본체(2501), 광원(2502), 반사형 표시 장치(2503), 광학적 장치(빔 스프리터, 편광자 및 그와 같은 것을 포함하는)(2504), 및 스크린(2505)이 설치된 프론트형 영사기를 나타낸다. 회의에서의 발표 및 학술 및 과학적인 모임에서의 공개를 위한 대형 화면에 스크린(2505)이 사용되기 때문에, 고해상도가 표시 장치(2503)에서 요구된다.
본 실시예에서 나타낸 전기 광학 장치 외에, 본 발명은 리어(rear) 영사기, 및 휴대용 컴퓨터 및 휴대폰과 같은 휴대용 정보 단말기에 사용될 수 있다. 상기 설명된 것처럼, 본 발명의 적용 범위는 매우 넓고, 본 발명은 모든 분야의 표시 매체에 사용될 수 있다
게다가, 본 발명의 TFT는 전기 광학 장치에 제한되는 것이 아니라, 예를 들어서 SRAM과 DRAM 형태의 집적화된 회로에서 통합적될 수 있고, 본 실시예에 나타낸 응된 생산품의 구동회로로 용될 수 있다.
상기 설명된 것처럼, 본 발명을 따른 단결정 상에 형성된 MOSFET에 대응하는 수행력을 갖춘 TFT가 실현될 수 있다. 본 발명의 TFT로 구성된 링 오실레이터는 일반 TFT로 구성된 링 오실레이터보다 속도가 20배 빠르게 동작할 수 있다. 게다가, 본 발명의 TFT가 높은 수행력을 갖추었더라도, 채널 길이가 1㎛ 보다 크기 않은 미세 영역에서는 높은 내압 특성을 갖고, 단채널 효과를 효과적으로 억압할수있다는 것이 확인되었다.
상기 TFT를 사용하여 구성된 집적회로가 전기 광학 장치에 적용되는 경우, 전기 광학 장치는 보다 높은 수행력을 갖도록 구성될 수 있다. 게다가, 전기 광학 장치를 사용하는 응용된 생산품은 또한 높은 수행력과 높은 부가적 가치를 갖도록 구성될 수 있다.

Claims (39)

  1. 절연 표면을 갖는 기판 상에 형성된 결정성 규소막의 활성층;
    상기 활성층 표면에 형성된 게이트 절연막; 그리고
    상기 게이트 절연막 상에 게이트 전극을 포함하는 절연 게이트형 반도체 장치에 있어서,
    상기 활성층은 결정화를 촉진시키기 위한 금속 원소를 1×1018atoms/㎤ 이하의 농도로 함유하고;
    전기 특성을 나타내는 S값의 표준 편차가 N채널형에서 10 mV/dec 그리고 P채널형에서 15 mV/dec 이내인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 게이트 절연막은 상기 활성층의 증기상 방법에 의해 형성된 산화막 및 열산화에 의해 얻어진 열산화막으로 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 활성층은 상기 기판과 대체로 평행한 바늘형 또는 기둥형 결정의 집합으로 구성되는 결정성 구조체이고;
    상기 바늘형 또는 기둥형 결정 모두가 대체로 한방향으로 연장되고, 그 방향이 채널 방향에 대하여 특정 각을 갖도록 제어되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 활성층은 상기 기판과 대체로 평행한 바늘형 또는 기둥형 결정의 집합으로 구성되는 결정성 구조체이고;
    상기 바늘형 또는 기둥형 결정 모두가 대체로 한방향으로 연장되고, 그 방향이 채널 방향과 대체로 일치하도록 제어되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 활성층의 채널 형성 영역의 길이가 0.01 내지 2 ㎛인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 활성층이 Cl, F 및 Br으로 구성된 그룹에서 선택된 1개 이상의 원소를 1×1015내지 1×1020atoms/㎤의 농도로 함유하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 활성층이 염소, 불소 및 브롬으로 구성된 그룹에서 선택된 적어도 1개의 원소를 함유하고;
    상기 원소가 상기 활성층 및 상기 게이트 절연막 사이의 계면에서 고농도로 분포되는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서, 결정화 증진을 위한 상기 금속 원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹에서 선택된 1개 이상의 원소인 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 결정성 규소막이 저압열 CVD 방법으로 형성된 비정질 규소막 결정화로 얻어지는 것을 특징으로 하는 반도체 장치.
  10. 제 2 항에 있어서, 상기 열 산화막은 상기 증기상 방법에 의해 형성된 상기 산화막보다 높은 농도로 결정화 증진을 위한 상기 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
  11. 절연 표면을 갖춘 기판 상에 형성된 결정성 규소막의 활성층;
    상기 활성층의 표면 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 게이트 전극을 포함하는 절연 게이트형 반도체 장치에 있어서,
    상기 활성층은 결정화 증진을 위한 금속 원소를 1×1018atoms/㎤ 이하의 농도로 함유하고,
    전기 특성을 나타내는 S값이 N채널형에서는 80±30 mV/dec 그리고 P채널형에서는 80±45 mV/dec 이내인 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 게이트 절연막이 상기 활성층의 증기상 방법으로 형성된 산화막 및 열산화 막에 의해 얻어진 열산화 막으로 구성되는 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 활성층은 상기 기판과 대체로 평행한 바늘형 또는 기둥형 결정의 집합으로 구성되는 결정성 구조체이고;
    상기 바늘형 또는 기둥형 결정 모두가 대체로 한방향으로 연장되고, 그 방향이 채널 방향에 대해 특정 각을 갖도록 조절되는 것을 특징으로 하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 활성층은 상기 기판과 대체로 평행한 바늘형 또는 기둥형 결정의 집합으로 구성되는 결정성 구조체이고;
    상기 바늘형 또는 기둥형 결정 모두가 대체로 한방향으로 연장되고, 그 방향이 채널 방향과 대체로 일치하도록 조절되는 것을 특징으로 하는 반도체 장치.
  15. 제 11 항에 있어서, 상기 활성층의 채널 형성 영역의 길이가 0.01 내지 2㎛인 것을 특징으로 하는 반도체 장치.
  16. 제 11 항에 있어서, 상기 활성층이 Cl, F 및 Br으로 구성된 그룹에서 선택된 1개 이상의 원소를 1×1015내지 1×1020atoms/㎤의 농도로 함유하는 것을 특징으로 하는 반도체 장치.
  17. 제 11 항에 있어서,
    상기 활성층은 Cl,F 및 Br로 이루어진 그룹에서 선택된 적어도 1개의 원소를 함유하고;
    상기 원소는 상기 활성층 및 상기 게이트 절연막 사이의 계면에 고농도로 분포되는 것을 특징으로 하는 반도체 장치.
  18. 제 11 항에 있어서, 결정화 증진을 위한 상기 금속 원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹에서 선택된 적어도 1개 원소인 것을 특징으로 하는 반도체 장치.
  19. 제 11 항에 있어서, 상기 결정성 규소막은 저압열 CVD 방법으로 형성된 비정질 규소막 결정화로 얻어지는 것을 특징으로 하는 반도체 장치.
  20. 제 12 항에 있어서, 상기 열산화막은 상기 증기상 방법으로 형성된 상기 산화막에서 보다 고농도에서 결정화 증진을 위해 상기 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
  21. 절연 표면을 갖춘 기판 상에 비정질 규소막을 형성하는 단계;
    상기 비정질 규소막 상에 선택적으로 마스크 절연막을 형성하는 단계;
    상기 비정질 규소막의 결정화 증진을 위한 금속 원소를 선택적으로 유지하는 단계;
    제 1 가열처리로 상기 비정질 규소막의 적어도 일부를 결정성 규소막으로 변형시키는 단계;
    상기 마스크 절연막을 제거하는 단계;
    패터닝에 의해 상기 결정성 규소막 만으로 구성되는 활성층을 형성하는 단계;
    상기 활성층 상에 게이트 절연막을 형성하는 단계;
    상기 활성층에서 상기 금속 원소를 게더링을 통해 제거하고 상기 활성층 및 상기 게이트 절연막 사이의 계면에 열산화막을 형성하기 위해서 할로겐 원소를 함유한 분위기에서 제 2 가열처리를 실시하는 단계; 및
    제 3 가열처리에 의해 상기 열산화막을 포함하는 상기 게이트 절연막의 막질 및 상기 계면의 상태를 향상시키는 단계를 포함하는 반도체 제작 방법에 있어서,
    상기 활성층은 결정 입계가 대체로 한방향으로 정렬되고, 상기 기판과 대체로 평행한 다수의 바늘형 또는 기둥형 결정의 집합으로 구성되는 결정성 구조체인 것을 특징으로 하는 반도체 장치 제작 방법.
  22. 제 21 항에 있어서, 제 1 가열처리는 450 내지 700℃ 의 온도 범위내에서 실시되고, 상기 제 2 및 제 3 가열처리는 700℃를 초과하는 온도 범위내에서 실시되는 것을 특징으로 하는 반도체 장치 제작 방법.
  23. 제 21 항에 있어서, 상기 활성층이 결정화 증진을 위한 상기 금속 원소를 1×1018atoms/dec 이하의 농도로 함유하고, 전기 특성을 나타내는 S값의 표준 편차가 N채널형에서 10 mV/dec 그리고 P채널형에서 15 mV/dec 내인 것을 특징으로 하는 반도체 장치 제작 방법.
  24. 제 21 항에 있어서, 상기 활성층이 결정화 증진을 위한 상기 금속 원소를 1×1018atoms/dec 이하의 농도로 함유하고, 전기 특성을 나타내는 S값이 N채널형에서 80±30 mV/dec 그리고 P채널형에서 80±45 mV/dec 내인 것을 특징으로 하는 반도체 장치 제작 방법.
  25. 제 21 항에 있어서, 상기 열산화막이 상기 증기상 방법으로 형성된 상기 산화막 보다 고농도로 결정화 증진을 위한 상기 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치 제작 방법.
  26. 제 21 항에 있어서, 상기 활성층이 Cl, F, Br로 구성된 그룹에서 선택된 1개 이상의 원소를 1×1015내지 1×1020atoms/㎤의 농도로 함유하는 것을 특징으로 하는 반도체 장치 제작 방법.
  27. 제 21 항에 있어서,
    상기 활성층은 Cl, F,및 Br로 구성된 그룹에서 선택된 적어도 1개의 원소를 함유하고; 그리고
    상기 원소가 상기 활성층 및 상기 게이트 절연막 사이의 계면에서 고농도로 분포되는 것을 특징으로 하는 반도체 장치 제작 방법.
  28. 제 21 항에 있어서, 결정화 증진을 위한 상기 금속 원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹에서 선택된 1개 이상의 원소인 것을 특징으로 하는 반도체 장치 제작 방법.
  29. 제 21 항에 있어서, 상기 결정성 규소막이 저압열 CVD 방법으로 형성된 비정질 규소막 결정화로 얻어지는 것을 특징으로 하는 반도체 장치 제작 방법.
  30. 절연 표면을 갖춘 기판 상에 비정질 규소막을 형성하는 단계;
    상기 비정질 규소막 상에 마스크 절연막을 선택적으로 형성하는 단계;
    상기 비정질 규소막의 결정화 증진을 위한 금속 원소를 선택적으로 유지하는 단계;
    제 1 가열처리로 상기 비정질 규소막의 적어도 일부를 결정성 규소막으로 변형시키는 단계;
    상기 마스크 절연막을 제거하는 단계;
    패터닝에 의해 상기 결정성 규소막 만으로 구성되는 활성층을 형성하는 단계;
    상기 활성층 상에 게이트 절연막을 형성하는 단계;
    상기 활성층에서 상기 금속 원소를 게더링을 통해 제거하고 상기 활성층 및 상기 게이트 절연막 사이의 계면에 열산화막을 형성하기 위해서 할로겐 원소를 함유한 분위기에서 제 2 가열처리를 실시하는 단계; 및
    제 3 가열처리에 의해 상기 열산화막을 포함하는 상기 게이트 절연막의 막질 및 상기 계면의 상태를 향상시키는 단계를 포함하는, 반도체 박막의 활성층을 포함하는 반도체 장치 제작 방법에 있어서,
    상기 활성층은 결정 입계가 대체로 한방향으로 정렬되고, 상기 기판과 대체로 평행한 다수의 바늘형 또는 기둥형 결정의 집합으로 구성되는 결정성 구조체인 것을 특징으로 하는 반도체 장치 제작 방법.
  31. 제 30 항에 있어서, 상기 비정질 규소막이 저압열 CVD 방법으로 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  32. 제 30 항에 있어서, 결정화 증진을 위한 상기 금속 원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹에서 선택된 적어도 1개의 원소인 것을 특징으로 하는 반도체 장치 제작 방법.
  33. 제 30 항에 있어서, 상기 할로겐 원소를 함유한 상기 분위기는 HCl, HF, HBr, Cl2, ClF3, BCl3, NF3, F2및 Br2로 구성된 그룹에서 선택된 1종 이상의 가스가 산소 분위기에서 첨가되는 것을 특징으로 하는 반도체 장치 제작 방법.
  34. 제 30 항에 있어서, 상기 제 1 가열처리가 450 내지 700 ℃의 온도 범위내에서 실시되고, 제 2 및 제 3 가열처리가 700℃를 초과하는 온도 범위에서 실시되는 것을 특징으로 하는 반도체 장치 제작 방법.
  35. 절연 표면을 갖춘 기판 상에 비정질 규소막을 형성하는 단계;
    상기 비정질 규소막 상에 마스크 절연막을 선택적으로 형성하는 단계;
    상기 비정질 규소막의 결정화 증진을 위한 금속 원소를 선택적으로 유지하는 단계;
    제 1 가열처리로 상기 비정질 규소막의 적어도 일부를 결정성 규소막으로 변형시키는 단계;
    상기 마스크 절연막을 제거하는 단계;
    패터닝에 의해 상기 결정성 규소막 만으로 구성되는 활성층을 형성하는 단계;
    상기 활성층에서 상기 금속 원소를 게더링을 통해 제거하고 상기 활성층 및 상기 게이트 절연막 사이의 계면에 열산화막을 형성하기 위해서 할로겐 원소를 함유한 분위기에서 제 2 가열처리를 실시하는 단계; 및
    제 3 가열처리에 의해 상기 게이트 절연막 및 계면의 상태의 막질을 향상시키는 단계를 포함하는, 반도체 박막의 활성층을 포함하는 반도체 장치를 제작하는 방법에 있어서,
    상기 활성층은 결정 입계가 대체로 한방향으로 정렬되고, 상기 기판과 대체로 평행한 다수의 바늘형 또는 기둥형 결정의 집합으로 구성되는 결정성 구조체인 것을 특징으로 하는 반도체 장치 제작 방법.
  36. 제 35 항에 있어서, 상기 비정질 규소막이 저압열 CVD 방법으로 형성되는 것을 특징으로 하는 반도체 장치 제작 방법.
  37. 제 35 항에 있어서, 결정화 증진을 위한 상기 금속 원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹에서 선택된 1개 이상의 원소인 것을 특징으로 하는 반도체 장치 제작 방법.
  38. 제 35 항에 있어서, 상기 할로겐 원소를 함유한 상기 분위기는 HCl, HF, HBr, Cl2, ClF3, BCl3, NF3, F2및 Br2로 구성된 그룹에서 선택된 1종 이상의 가스가 산소 분위기에서 첨가되는 것을 특징으로 하는 반도체 장치 제작 방법.
  39. 제 35 항에 있어서, 상기 제 1 가열처리가 450 내지 700 ℃의 온도 범위내에서 실시되고, 제 2 및 제 3 가열처리가 700℃를 초과하는 온도 범위에서 실시되는 것을 특징으로 하는 반도체 장치 제작 방법.
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