KR101617498B1 - 스트레인 버퍼 층을 가지는 금속 산화물 반도체 디바이스들 및 그 형성 방법들 - Google Patents

스트레인 버퍼 층을 가지는 금속 산화물 반도체 디바이스들 및 그 형성 방법들 Download PDF

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Abstract

디바이스가 기판, 상기 기판 내로 연장하는 절연 영역, 및 상기 절연 영역들의 상단부 표면들 보다 더 높은 반도체 핀을 포함한다. 반도체 핀은 제1 격자 상수를 가진다. 반도체 영역은 반도체 핀의 대향면들 상의 측벽 부분들, 및 반도체 핀 위의 상단부 부분을 포함한다. 상기 반도체 영역은 상기 제1 격자 상수와 상이한 제2 격자 상수를 가진다. 스트레인 버퍼 층이 반도체 핀과 반도체 영역 사이에 위치되고 접촉된다. 스트레인 버퍼 층이 산화물을 포함한다.

Description

스트레인 버퍼 층을 가지는 금속 산화물 반도체 디바이스들 및 그 형성 방법들{MOS DEVICES WITH STRAIN BUFFER LAYER AND METHODS OF FORMING THE SAME}
본 발명은 스트레인 버퍼 층을 가지는 금속 산화물 반도체 디바이스들 및 그 형성 방법들에 대한 것이다.
지난 몇십 년간에 걸쳐서, 반도체 디바이스들(예를 들어, 금속-산화물-반도체(MOS) 디바이스)의 고유의 피쳐들(features) 및 크기들의 감소는 속도, 성능, 밀도, 및 집적 회로들의 단위 기능당 비용의 지속적인 개선을 가능하게 하였다.
MOS 디바이스의 성능을 향상시키기 위해서, 스트레스(stress; 응력)를 MOS 트랜지스터의 채널 영역 내로 도입함으로써 캐리어 이동성(mobility)을 개선할 수 있을 것이다. 일반적으로, 소스-대-드레인 방향으로 N-타입 금속-산화물-반도체(NMOS) 디바이스의 채널 영역 내로 인장 스트레스를 도입하는 것, 그리고 소스-대-드레인 방향으로 P-타입 금속-산화물-반도체(PMOS) 디바이스의 채널 영역 내로 압축 스트레스를 도입하는 것이 바람직하다.
MOS 디바이스의 채널 영역 내에서 스트레스를 생성하기 위한 통상적인 방법들에서, 제1 반도체 재료가 에피텍시를 통해서 제2 반도체 재료 상에서 성장된다. 그러한 제1 및 제2 반도체 재료들이 상이한 격자 상수들을 갖는다. 따라서, 제1 및 제2 반도체 재료들 모두에서 스트레스가 생성된다. 게이트 적층체(stack)가 제1 반도체 재료 위에 형성되어 MOS 디바이스를 형성한다. 제1 반도체 재료가 MOS 디바이스의 채널을 형성하고, 채널 영역 내의 캐리어 이동성이 개선된다. 그러나, 이러한 격자 불합치(mismatch)로 인해서, 제1 및 제2 반도체 재료 사이의 계면에서 결함들이 또한 발생되고, 그러한 결함들에는, 예를 들어, 격자 미스피트(misfit; 잘 맞지 않는 것) 결함들이 포함될 수 있을 것이다. 이는 높은 누설 전류를 초래할 수 있을 것이다.
디바이스가 기판, 상기 기판 내로 연장하는 절연 영역, 및 상기 절연 영역들의 상단부 표면들 보다 더 높은 반도체 핀을 포함한다. 반도체 핀은 제1 격자 상수를 가진다. 반도체 영역은 반도체 핀의 대향면들 상의 측벽 부분들, 및 반도체 핀 위의 상단부 부분을 포함한다. 상기 반도체 영역은 상기 제1 격자 상수와 상이한 제2 격자 상수를 가진다. 스트레인 버퍼 층이 반도체 핀과 반도체 영역 사이에 위치되고 접촉된다. 스트레인 버퍼 층이 산화물을 포함한다.
실시예들, 및 그 실시예들의 장점들의 보다 완전한 이해를 위해서, 이제 첨부 도면들과 관련하여 기술된 이하의 설명들을 참조한다.
도 1 내지 10b는 일부 예시적인 실시예들에 따른 반도체 핀들(fins) 및 핀 전계 효과 트랜지스터들(Fin Field-Effect Transistors (FinFETs)의 형성 중의 중간 스테이지들을 도시한 단면도들이다.
도 11은 다른 실시예들에 따른 평면형(planar) 트랜지스터를 도시한 단면도이다.
개시된 내용의 실시예들의 제조 및 이용을 이하에서 구체적으로 설명한다. 그러나, 그러한 실시예들은 매우 다양한 구체적인 문맥들로 구현될 수 있는 많은 적용가능한 개념들을 제공한다는 것을 이해하여야 할 것이다. 설명된 구체적인 실시예들은 설명을 위한 것이고, 개시 내용의 범위를 제한하지 않는다.
금속-산화물-반도체(MOS) 디바이스들(예를 들어, 핀 전계 효과 트랜지스터들(FinFETs)) 및 그 형성 방법들이 여러 가지 예시적인 실시예들에 따라서 제공된다. 일부 실시예들에 따른 FinFETs 형성의 중간 스테이지들이 설명된다. 실시예들의 변형예들이 설명된다. 여러 가지 도면들 및 설명을 위한 실시예들을 통해서, 유사한 참조 번호들은 유사한 구성요소들을 나타내기 위해서 사용된 것이다.
도 1을 참조하면, 반도체 웨이퍼(100)의 일부인 반도체 기판(20)이 제공된다. 일부 실시예들에서, 반도체 기판(20)은 결정질 실리콘을 포함한다. 탄소, 게르마늄, 갈륨, 보론, 비소, 질소, 인듐, 및/또는 인, 등과 같이 일반적으로 이용되는 다른 재료들이 또한 반도체 기판(20)에 포함될 수 있을 것이다. 반도체 기판(20)은 벌크형(bulk) 기판 또는 실리콘-온-인슐레이터(Semiconductor-On-Insulator (SOI)) 기판이 될 수 있을 것이다. 일부 예시적인 실시예들에서 반도체 기판(20)은 Si1 - zGez 를 포함하고, 여기에서 z 값은 SiGe 내의 게르마늄의 원자 백분율이고, 그리고 0으로부터(0을 포함한다) 1 범위의 임의의 값이 될 수 있을 것이다. z 값이 0일 때, 반도체 기판(20)은 결정질 실리콘 기판이 된다. z 값이 1일 때, 반도체 기판(20)은 결정질 게르마늄 기판이 된다.
패드(pad) 층(22) 및 마스크 층(24)이 반도체 기판(20) 상에 형성된다. 패드 층(22)은, 예를 들어, 열적 산화 프로세스를 이용하여 형성된 실리콘 산화물을 포함하는 얇은 필름이 될 수 있을 것이다. 패드 층(22)은 반도체 기판(20)과 마스크 층(24) 사이에서 접착 층으로서의 역할을 할 수 있을 것이다. 패드 층(22)은 또한 마스크 층(24)의 에칭에 대한 에칭 정지부(etch stop)로서 작용할 수 있을 것이다. 일부 실시예들에서, 마스크 층(24)은, 예를 들어, 저압 화학기상증착(LPCVD)을 이용하여, 실리콘 질화물로 형성된다. 다른 실시예들에서, 마스크 층(24)이 실리콘의 열적 질화, 또는 플라즈마 강화 화학기상증착(PECVD), 등을 이용하여 형성된다. 마스크 층(24)은 후속 포토그래피 프로세스들 중에 하드 마스크로서 이용된다. 포토 레지스트(26)가 마스크 층(24) 상에 형성되고 이어서 패터닝된다.
도 2를 참조하면, 마스크 층(24) 및 패드 층(22)이 포토 레지스트(26)를 통해서 에칭되어, 하부의 반도체 기판(20)을 노출시킨다. 이어서, 노출된 반도체 기판(20)이 에칭되어, 트렌치들(28)을 형성한다. 이웃하는 트렌치들(28) 사이의 반도체 기판(20)의 부분들이 반도체 스트립들(30)을 형성한다. 트렌치들(28)은 (웨이퍼(100)의 평면도에서 볼 때) 서로 평행한 스트립들을 포함할 수 있을 것이다. 반도체 기판(20)의 에칭 후에, 포토 레지스트(26)(도 1)가 제거된다. 다음에, 세정 단계를 수행하여 반도체 기판(20)의 자연(native) 산화물을 제거한다. 세정은, 예를 들어, 희석된 불산(HF)을 이용하여 수행될 수 있을 것이다.
다음에, 도 3에 도시된 바와 같이, 트렌치들(28)을 유전체 재료로 충진하여 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation (STI)) 영역(32)을 형성한다. 일부 실시예들에 따라서, STI 영역(32)의 형성은 라이너(liner) 산화물(34)을 형성하는 것, 그리고 이어서 트렌치들(28)의 나머지 부분들을 유전체 재료(36)로 충진하는 것을 포함하고, 상기 라이너 산화물(34) 및 유전체 재료(36)가 조합되어 STI 영역(32)을 형성한다. 라이너 산화물(34)은, 수평 부분들 및 수직 부분들이 서로 유사한(close) 두께들을 가지는 등각적인(conformal) 층이 될 수 있을 것이다. 예를 들어, 라이너 산화물(34)이 약 10 Å 내지 약 40 Å 두께를 가지는 열적 산화물(예를 들어, 이산화 실리콘)이 될 수 있을 것이다. 일부 실시예들에서, 라이너 산화물(34)은, 반도체 스트립들(30)을 산화시키기 위해서 이용되는 수소(H2) 및 산소(O2)의 조합된 가스 또는 수증기와 함께, 인-시츄 스트림 발생(In-Situ Steam Generation (ISSG))을 이용하여 형성된다. ISSG 산화가 상승된 온도에서 수행될 수 있을 것이다. 유전체 영역들(36)은, 예를 들어, 스핀-온 코팅(spin-on coating), 및 유동성 화학기상증착(Flowable Chemical Vapor Deposition (FCVD)), 등으로부터 선택된 방법을 이용하여 형성될 수 있을 것이다. 유전체 영역(36)은 고-유동성 재료들을 포함할 수 있을 것이다.
이어서, 어닐링 단계가 웨이퍼(100) 상에서 수행될 수 있을 것이다. 유전체 재료(36)가 어닐링의 결과로서 응고될 수 있을 것이다. 일부 실시예들에서, 어닐링 단계 전에 어떠한 재료가 유전체 영역들(36) 내에 포함되는지에 따라서, 그리고 또한, 어닐링 단계의 프로세스 조건들에 따라서, 어닐링 후에, 유전체 영역들(36)이 주로 실리콘 및 산소 원자들을 포함한다.
이어서, 도 3에 도시된 바와 같이, 화학적 기계적 폴리싱(CMP)과 같은 평탄화가 수행되고, 그에 따라 STI 영역(32)이 형성된다. STI 영역(32)은 라이너 산화물(34) 및 유전체 층(36)의 남은 부분들을 포함한다. 마스크 층(24)이 CMP 정지 층으로서 이용되고, 그에 따라 마스크 층(24)의 상단부 표면이 유전체 영역들(36)의 상단부 표면과 실질적으로 같은 높이가 된다.
도 4는 마스크 층(24) 및 패드 산화물 층(22)의 제거를 도시한다. 마스크 층(24)은, 실리콘 질화물로 형성된 경우에, 고온(hot) H3PO4 를 이용하는 습식 프로세스에 의해서 제거될 수 있을 것이다. 패드 산화물 층(22)은 희석된 HF를 이용하여 제거될 수 있을 것이다. 다음에, 도 5에 도시된 바와 같이, 반도체 스트립들(30)이 리세싱되어(recessed), 이웃하는 STI 영역들(32) 사이에 리세스들(40)을 형성한다. 일부 실시예들에서, 리세스들(40)의 하단부들이 STI 영역들(32)의 하단부 표면들 보다 더 높다. 대안적인 실시예들에서, 리세스들(40)의 하단부들이 STI 영역들(32)의 하단부 표면들과 실질적으로 같은 높이이거나 그보다 낮다. 일부 예시적인 실시예들에서, 예를 들어, NH4OH, 테트라-메틸 암모늄 수산화물(Tetra-Methyl Ammonium Hydroxide (TMAH)), 및 포타슘 수산화물(potassium hydroxide (KOH)) 용액, 등을 에칭제(etchant)로서 이용하는, 습식 에칭과 같은 등방성(isotropic) 에칭을 통해서 에칭이 수행된다. 일부 예시적인 실시예들에서, 유도 결합 플라즈마(Inductively Coupled Plasma (ICP)), 트랜스포머 커플드 플라즈마(Transformer Coupled Plasma (TCP)), 전자 사이클로트론 공진(Electron Cyclotron Resonance (ECR)), 및 반응성 이온 에칭(Reactive Ion Etch (RIE)), 등을 포함하는(그러나, 이러한 것으로 제한되는 것은 아니다) 건식 에칭 방법을 통해서 에칭이 수행된다. 프로세스 가스들은, 예를 들어, 불소-함유 가스들(예를 들어, CF4), 염소-함유 가스들(예를 들어 Cl2), 및/또는 HBr 등을 포함한다.
도 6을 참조하면, 반도체 영역들(42)이 에피텍시를 통해서 리세스(40)(도 5) 내에서 성장되고, 그리고 결과적인 반도체 영역들(42)이 결정질 영역들이 된다. 반도체 영역들(42)은 기판(20)의 격자 상수(및 조성)와 상이한 격자 상수(및 조성)을 가질 수 있을 것이다. 일부 실시예들에서, 반도체 영역들(42)은 Si1 - xGex 로서 표현되는 실리콘 게르마늄을 포함하고, 여기에서 X 값은 반도체 영역들(42) 내의 게르마늄의 원자 백분율이고, 그러한 예시적인 실시예들에서 원자 백분율은 약 0(0 퍼센트) 내지 1(100 퍼센트) 이 될 수 있을 것이다. 반도체 영역들(42)은 또한 순수 게르마늄(x가 1과 같을 때) 또는 실질적으로 순수한 게르마늄(예를 들어, x가 약 0.9 보다 클 때)을 포함할 수 있을 것이다. 또한, 반도체 영역들(42)은 순수 실리콘(x가 0과 같을 때) 또는 실질적으로 순수한 실리콘(예를 들어, x가 약 0.1 보다 작을 때)을 포함할 수 있을 것이다. 그러나, 이러한 실시예들에서, 도 5 및 6의 단계들이 생략될 수 있을 것이고, 그리고 반도체 영역들(42)이 원래의 기판(20)의 부분들이 된다. 반도체 영역들(42)은 완화된(relaxed; 스트레스 제거) 반도체 영역들이 될 수 있을 것이고, 그리고 적어도 반도체 영역들(42)의 상단부 부분들이 실질적으로 내부 스트레스를 가지지 않게 완화된다. 이는, 예를 들어, 반도체 영역들(42)의 두께(T1)를 충분히 두껍게 함으로써 달성될 수 있을 것이다. 반도체 영역들(42)의 상부 부분들 내의 스트레스가 하부 부분들 보다 점점 더 작아지기 때문에, 적절하게 두꺼운 두께(T1)에서, 반도체 영역들(42)의 상단부 부분들이 완화된다. 일부 예시적인 실시예들에서, 두께(T1)가 약 30 nm 보다 더 두껍다.
반도체 영역들(42)이 STI 영역들(32)의 상단부 표면들 보다 더 높은 레벨까지 성장될 수 있을 것이다. 이어서, CMP를 수행하여 STI 영역들(32) 및 반도체 영역들(42)의 상단부 표면을 같은 높이로 만든다(level). 결과적인 구조물이 도 6에 도시되어 있다. 대안적인 실시예들에서, 반도체 영역들(42)의 상단부 표면들이 STI 영역들(32)의 상단부 표면과 같은 높이가 되거나 그보다 낮을 때의 시점에서 반도체 영역들(42)의 성장이 중단된다. 이러한 실시예들에서, CMP가 수행될 수 있거나, 또는 생략될 수 있을 것이다.
도 7을 참조하면, 예를 들어, 에칭 단계를 통해서, STI 영역들(32)이 리세스되고, 여기에서 희석된 HF, 또는 SiCoNi(HF 및 NH3 를 포함), 등을 에칭제로서 이용할 수 있을 것이다. 남은 STI 영역들(32)의 상단부 표면들(32A)이 반도체 영역들(42)과 반도체 스트립들(30) 사이의 계면들(33) 보다 더 높을 수 있을 것이다. 상단부 표면들(32A) 보다 더 높은 반도체 영역들(42)의 부분들이 여기에서 반도체 핀들(44)로서 지칭된다.
도 8은, 반도체 핀들(44)의 노출된 상단부 표면들 측벽들 상에서 에피텍시적으로 성장된 반도체 영역들(46)의 형성을 도시한다. 따라서, 반도체 영역들(46)은 결정질 반도체 영역들이다. 반도체 영역들(46)은 실질적으로 등각적인 층들이 될 수 있을 것이고, 반도체 핀들(44)의 상단부 표면들 상의 부분들이 반도체 핀들(44)의 측벽들 상의 부분들의 두께(T2B)에 근접한 두께(T2A)를 가진다. 일부 실시예들에서, 두께들(T2A 및 T2B)의 각각이 약 1 nm 내지 약 30 nm이다.
일부 실시예들에서, 반도체 영역들(46)은 Si1 - yGey 를 포함하고, 여기에서 Y 값은 반도체 영역들(46) 내의 실리콘의 원자 백분율이다. Y 값은 0으로부터(0을 포함한다) 1 사이의 임의의 값이 될 수 있을 것이다. Y 값이 0과 같을 수 있을 것이며, 이는 반도체 영역들(46)이 실리콘을 포함하지 않는 순수한 게르마늄 영역들이 된다는 것을 의미한다. Y 값이 또한 0과 같아질 수 있을 것이고, 이는 반도체 영역들(46)이 게르마늄을 포함하지 않는 순수 실리콘 영역들이 된다는 것을 의미한다.
일부 실시예들에 따라서, 반도체 영역들(42 및 46)의 재료가 서로 상이하고, 그리고 반도체 영역들(42 및 46)의 격자 상수들이 서로 상이하며, 그에 따라 스트레스들이 반도체 영역들(42 및 46) 내에서 생성된다. 반도체 영역들(42 및 46)과 인접한 영역들 사이의 계면(48)(또한, 계면 영역들(48)로서 지칭된다)에서, 격자 불합치로 인해서 스트레스들이 또한 생성된다. X 값 및 Y 값 사이의 차이는 또한 약 0.3 보다 클 수 있을 것이다. 여러 가지 실시예들에 따라서, X 값이 Y 값 보다 크거나 작을 수 있을 것이다.
핀들(44) 상에 형성된 FinFETs이 N-타입 FinFET인 일부 실시예들에서, Y 값은 X 값 보다 작고, 그에 따라 인장 응력이 결과적인 N-타입 FinFET의 채널 내에서 생성된다. 따라서, 반도체 영역들(46)의 격자 상수가 반도체 핀들(44)의 격자 상수 보다 작다. 예를 들어, 반도체 영역들(46)이 순수 실리콘 영역들, 실질적으로 순수한 실리콘(예를 들어, Y < 0.1) 영역들, 또는 SiGe 영역들이 될 수 있을 것이고, 그리고 반도체 핀들(44)이 SiGe 영역들 또는 순수한 또는 실질적으로 순수한(X > 0.9) 게르마늄 영역들이 될 수 있을 것이다.
핀들(44) 상에 형성된 FinFETs이 P-타입 FinFET인 일부 실시예들에서, Y 값은 X 값 보다 크고, 그에 따라 압축 응력이 결과적인 P-타입 FinFET의 채널 내에서 생성된다. 따라서, 반도체 영역들(46)의 격자 상수가 반도체 핀들(44)의 격자 상수 보다 크다. 예를 들어, 반도체 핀들(44)이 SiGe 영역들 또는 순수한 실리콘 또는 실질적으로 순수한 실리콘(예를 들어, X < 0.1) 영역들이 될 수 있을 것이고, 그리고 반도체 영역들(46)이 SiGe 영역들 또는 순수한 또는 실질적으로 순수한(Y > 0.9) 게르마늄 영역들이 될 수 있을 것이다.
도 9a는 스트레인 버퍼 층(50)을 형성하기 위한 산화 프로세스를 도시한다. 산화는 산소-함유 분위기 내에 웨이퍼(100)를 노출시킴으로써 수행된다. 일부 실시예들에서, 산화는 프로세스 가스와 같은 산소-함유 가스(예를 들어, O2)를 이용하는 플라즈마 산화를 포함한다. 플라즈마 산화는, 에칭제 가스를 이용하는 대신에 산소-함유 가스가 이용되고 그에 따라 에칭 대신에 플라즈마 산화가 수행된다는 것을 제외하고, 건식 에칭에서 이용되는 생산 도구를 이용하여 수행될 수 있을 것이다. 이용가능한 도구들에는 유도 결합 플라즈마(Inductively Coupled Plasma (ICP))를 위한 도구들, 트랜스포머 커플드 플라즈마(Transformer Coupled Plasma (TCP))를 위한 도구들, 전자 사이클로트론 공진(Electron Cyclotron Resonance (ECR))을 위한 도구들, 및 반응성 이온 에칭(Reactive Ion Etch (RIE))을 위한 도구들, 등이 포함된다(그러나, 이러한 것으로 제한되는 것은 아니다). 예시적인 플라즈마 산화 프로세스에서, 플라즈마 산화를 위한 챔버 내에서, O2 가 약 5 mTorr 내지 약 20 mTorr의 압력을 가지고, 그리고 O2 의 유량은 약 50 sccm 내지 약 400 sccm이 될 수 있을 것이다. RF 전력이 약 400 watts 내지 약 800 watts가 될 수 있을 것이고, 그리고 DC 바이어스가 약 0V 내지 약 60V가 될 수 있을 것이다.
대안적인 실시예들에서, 플라즈마 산화가 하류(downstream) 플라즈마를 이용하여 수행된다. 예시적인 플라즈마 산화 프로세스에서, 하류 플라즈마를 위한 챔버 내에서, O2 가 약 500 mTorr 내지 약 2,000 mTorr의 압력을 가지고, 그리고 O2 의 유량이 약 1,000 sccm 내지 약 4,000 sccm 사이가 된다. 프로세스 가스가 포밍 가스(forming gas)를 더 포함할 수 있을 것이고, 그러한 포밍 가스는 수소(H2) 및 질소(N2)를 포함하고, H2 는 포밍 가스 내에서 약 2 퍼센트 내지 약 10 퍼센트의 유량 백분율을 가진다. RF 전력이 약 1,000 watts 내지 약 3,000 watts가 될 수 있고, 그리고 DC 바이어스가 약 0V가 될 수 있을 것이다.
또 다른 실시예들에서, 산화 프로세스가 고온 어닐링을 이용하여 수행된다. 일부 실시예들에 따라서, 고온 어닐링이 스파이크(spike) 어닐링을 포함하고, 그러한 스파이크 어닐링은 산소-함유 분위기(예를 들어, O2 함유) 내에서 수행된다. 어닐링 온도가 약 800℃ 내지 약 1,300℃일 수 있다. 어닐링 시간은 약 1초 내지 약 10초가 될 수 있을 것이다.
대안적인 실시예들에 따라서, 고온 어닐링은 웨이퍼(100)를 산소-함유 분위기(예를 들어, O2 함유) 내에서 소킹(soaking)하는 것에 의한 소크 어닐링 프로세스를 포함한다. 어닐링 온도가 약 800℃ 내지 약 1,200℃가 될 수 있을 것이다. 어닐링 시간이 약 30초 초과가 될 수 있을 것이다.
또 다른 실시예들에 따라서, 고온 어닐링은 웨이퍼(100)를 산소-함유 분위기(예를 들어, O2 함유) 내에서 노출시키는 것에 의한 퍼니스(furnace) 어닐링을 포함한다. 어닐링 온도가 약 450℃ 내지 약 1,200℃가 될 수 있을 것이다. 어닐링 시간이 약 1 시간 또는 그 초과가 될 수 있을 것이다.
산화의 결과로서, 스트레인 버퍼 층들(50)이 계면(48)에서 생성되고(도 8), 그리고 반도체 영역들(42 및 46)의 근처 부분들 내로 연장된다. 한편, 반도체 핀들(44)의 내측 부분들 및 본원 발명 영역들(46)의 외측 부분들이 산화되지 않고, 산화 후에도 잔류한다. 일부 실시예들에 따라서, 반도체 영역들(46)의 외측 부분을 산화시키는 대신에, 반도체 영역들(42 및 46) 사이에 스트레인 버퍼 층(50)을 형성하고 산화물 영역들을 내측 방향을 따라서 연장시키기 위해서, 산화 프로세스 조건들 및 반도체 영역들(42 및 46) 내의 스트레인이 조정된다. 큰 스트레인은, 반도체 영역들(46)의 외측 표면 층들로부터 산화가 시작되는 대신에, 계면(48)으로부터 산화가 시작되도록 도울 수 있다는 것을 발견하였다. 따라서, 적절하게 큰 스트레인이 계면(48)(도 8)에서 발생될 필요가 있고, 영역들(42 및 46) 사이의 스트레스 차이는 약 500 MPa 보다 클 수 있을 것이다. 추가적으로, 산소가 계면(48)(도 8)을 통해서 침투하여 계면 영역들(48)을 먼저 산화시키도록, 프로세스 조건들이 또한 제어된다. 최적 프로세스 조건들은 스트레인 레벨, 반도체 영역들(42 및 46)의 조성들, 및 산화 방법을 포함하는 여러 가지 인자들과 관련된다. 최적의 프로세스 조건들이 실험들을 통해서 발견될 수 있을 것이다.
도 9a는 예시적인 결과적 구조물을 도시한다. 일부 실시예들에서, 스트레인 버퍼 층들(50)이 계면(48)(도 8)을 따라서 연장하고, 그리고 반도체 핀들(44)의 상단부 표면 및 대향 측벽들 상에 형성된다. 스트레인 버퍼 층들(50)은 반도체 핀들(44)을 상부에 놓이는 반도체 영역들(46)로부터 전기적으로 그리고 물리적으로 완전히 분리할 수 있을 것이다. 일부 실시예들에서, 스트레인 버퍼 층들(50)이 실리콘 산화물, 게르마늄 산화물, 또는 이들의 조합들을 포함한다. 산화의 결과로서, 노치들(notches)(52)이 반도체 핀들(44) 내로 연장하도록 형성될 수 있을 것이며, 그러한 노치들(52)은 STI 영역들(32)의 상단부 표면(32A)과 실질적으로 같은 높이가 된다. 스트레인 버퍼 층들(50)은 핀들(44)의 중심들을 향하는 것 보다 상당히 더 멀리 계면들(48)을 따라서 연장한다. 예를 들어, 스트레인 버퍼 층들(50)의 측벽 부분들이 길이(La)를 가진다고 가정하면, 스트레인 버퍼 층들의 상단부 부분들이 길이(Lb)를 가지고, 그에 따라 (2La + Lb) 값은 노치들(52)의 깊이(Lc) 보다 더 크다. 스트레인 버퍼 층들(50)의 두께(T3)가 약 1 nm 내지 약 30 nm가 될 수 있을 것이다. 일부 실시예들에서, 반도체 영역들(46)의 나머지 부분들의 두께(T4)가 약 1 nm 내지 약 30 nm 가 될 수 있을 것이다.
도 9b 및 9c는, 반도체 영역들(42 및 46)이 스트레인 버퍼 층(50)에 의해서 서로로부터 부분적으로 분리되는 대안적인 실시예들을 도시한다. 도 9b는 대안적인 실시예들에 따른 웨이퍼(100)의 단면도를 도시한다. 이러한 실시예들에서, 스트레인 버퍼 층들(50)은, 반도체 영역들(46)이 STI 영역들(32)의 상단부 표면들(32A)과 접촉하는 곳으로부터 연장되고, 그리고 위쪽으로 연장된다. 그에 따라, 스트레인 버퍼 층들(50)이 계면들(48)을 따라서 생성되고, 각각의 반도체 핀들(44)의 하단부 부분들의 대향면들 상에서 형성된다. 스트레인 버퍼 층들(50)이 반도체 핀들(44) 위에 형성되고, 그리고 스트레인 버퍼 층들(50)은 반도체 핀들(44)의 상단부 부분들의 대향면들 상에는 형성되지 않는다. 일부 실시예들에서, 스트레인 버퍼 층들(50)의 측벽 부분들의 각각의 길이(La)가 반도체 핀들(44)의 높이(H1)의 약 25 퍼센트 보다 길고, 50 퍼센트 보다 길고, 또는 약 75 퍼센트 보다 길다.
도 9c는 또 다른 실시예들에 따른 웨이퍼(100)의 단면도를 도시한다. 이러한 실시예들에서, 스트레인 버퍼 층들(50)은 반도체 핀들(44)의 대향면들 상에 형성되고, 그리고 반도체 핀들(44)의 측벽 표면들 전체를 반도체 영역들(46)의 측벽 부분들로부터 분리한다. 스트레인 버퍼 층 부분들(50B)은 또한 반도체 핀들(44)의 부분들 위에 놓여져 연장되고, 중첩된다. 그러나, 반도체 핀들(44) 중 하나의 동일한 반도체 핀 위의 스트레인 버퍼 층들(50)의 부분들(50B)이 산화되지 않은 계면 영역들(48)에 의해서 분리된다.
도 9a, 9b, 및 9c에 도시된 구조물을 이용하여, 도 10a 및 10b에 도시된 바와 같은 FinFET(60)을 형성할 수 있을 것이다. 도 10을 참조하면, 게이트 유전체(62) 및 게이트 유전체(62)가 형성된다. 게이트 유전체(62)는 실리콘 산화물, 실리콘 질화물, 산질화물, 이들의 복수-층들, 및/또는 이들의 조합들과 같은 유전체 재료로 형성될 수 있을 것이다. 또한, 게이트 유전체(62)가 하이 k 유전체 재료들로 형성될 수 있을 것이다. 예시적인 하이 k 재료들이 약 4.0 초과, 또는 약 7.0 초과의 k 값들을 가질 수 있을 것이다. 게이트 전극(64)이 도핑된 폴리실리콘, 금속들, 금속 질화물들, 및 금속 실리사이드들, 등으로 형성될 수 있을 것이다. 게이트 유전체(62) 및 게이트 유전체(62)의 형성 후에, 소스 및 드레인 영역들(66)이 형성된다.
도 10a에 도시된 바와 같이, 채널 영역(65)이 반도체 영역들(46) 내에 형성되고 그리고 반도체 영역들(46)(도 10b)의 측벽 부분들 및 상단부 부분들을 포함할 수 있을 것이다. 채널 영역(65)은 스트레인 버퍼 층들(50)에 의해서 전체적으로 또는 부분적으로 하부의 반도체 핀들(44)로부터 분리될 수 있을 것이다. 도 10b는 FinFET(60)의 단면도를 도시하고, 상기 단면도는 도 10a의 교차 평면(10B-10B)으로부터 획득된다. 도 10b는, 게이트 유전체(62) 및 게이트 전극(64)이 반도체 핀들(44)의 각각의 대향면들 상의 측벽 부분들 및 반도체 핀들(44)의 상단부 표면과 중첩되는 상단부 부분들을 포함한다는 것을 보여준다.
도 10a 및 10은, FinFET(60)이 게이트-라스트 접근방식(gate-last approach)을 이용하여 형성되는 실시예들을 도시한다. 대안적인 실시예들에서, FinFET(60)은 게이트-퍼스트 접근 방식을 이용하여 형성될 수 있을 것이다. 결과적인 FinFET(60)은, 게이트 유전체(62)가 각각의 게이트 전극(64)의 측벽들 상에서 연장하지 않을 것이라는 점을 제외하고, 도 10a 및 10b에 도시된 것과 유사한 구조를 가진다.
비록 FinFET의 형성을 예로 들어 본원 개시 내용의 개념을 설명하였지만, 그러한 개념은 또한 도 11에 도시된 바와 같은 평면형 MOS 트랜지스터를 형성하기 위해서도 이용될 수 있을 것이다. 그러한 실시예들에서, 도 8에서, 평면형 반도체 층(46)이 반도체 층(42)의 상단부 표면 상에 형성되고, 상기 반도체 층(46) 및 반도체 층(42) 각각은 (동일한 방법들을 이용함으로써) 반도체 영역들(46 및 42)과 본질적으로 동일한 재료들로 형성된다. 도 9a, 9b, 및 9c에 도시된 것과 본질적으로 동일한 프로세스를 이용하여 산화 프로세스가 수행되고, 그리고 평면형 스트레인 버퍼 층(50)이 반도체 층들(42 및 46) 사이에 형성될 것이다. 일부 실시예들에서, 반도체 영역들(42 및 46)이 스트레인 버퍼 층(50)에 의해서 서로로부터 완전히 분리된다. 대안적인 실시예들에서, 산화 후에, 점선 영역(68) 내의 반도체 영역들(46 및 42)의 부분들이 산화되지 않고, 서로 접촉된다.
본원 개시 내용의 실시예들에 따라서, 불합치되는 격자 상수들을 가지는 반도체 영역들의 계면 영역들(도 8)이 산화되어 스트레인 버퍼 층들을 형성하며, 상기 계면 영역들은 격자 미스피트 결함들과 같은 결함들이 되는 것이 더 쉽다. 따라서, 그러한 결함들이 산화 중에 제거된다. 또한, 산화 영역들은 채널 영역들을 하부의 반도체 층들로부터 완전히 분리할 수 있을 것이다. 따라서, 누설 전류들이 감소된다.
일부 실시예들에 따라서, 디바이스가 기판, 상기 기판 내로 연장하는 절연 영역, 및 상기 절연 영역들의 상단부 표면들 보다 더 높은 반도체 핀을 포함한다. 반도체 핀은 제1 격자 상수를 가진다. 반도체 영역은 반도체 핀의 대향면들 상의 측벽 부분들, 및 반도체 핀 위의 상단부 부분을 포함한다. 반도체 영역은 상기 제1 격자 상수와 상이한 제2 격자 상수를 가진다. 스트레인 버퍼 층이 반도체 핀과 반도체 영역 사이에 위치되고 접촉된다. 스트레인 버퍼 층이 산화물을 포함한다.
다른 실시예들에 따라서, 디바이스는 제1 격자 상수를 가지는 제1 반도체 영역 및 상기 제1 반도체 영역 위의 제2 반도체 영역을 포함한다. 제2 반도체 영역은 제1 격자 상수와 상이한 제2 격자 상수를 가진다. 스트레인 버퍼 층은 제1 반도체 영역과 제2 반도체 영역 사이에 위치되고 접촉되며, 상기 스트레인 버퍼 층은 제1 반도체 영역의 산화물 및 제2 반도체 영역의 산화물을 포함한다. 게이트 유전체가 제2 반도체 영역의 위에 놓인다. 게이트 전극이 제1 반도체 영역 위에 놓인다.
또 다른 실시예들에 따라서, 방법은 제2 반도체 영역 상에서 제1 반도체 영역을 성장시키기 위해서 에피텍시를 수행하는 단계를 포함하고, 상기 제1 반도체 영역은 상기 제2 반도체 영역의 제2 격자 상수와 상이한 제1 격자 상수를 가진다. 그러한 방법은 제1 반도체 영역과 제2 반도체 영역 사이의 계면 영역 내에서 산화물을 형성하기 위한 산화 프로세스를 수행하는 단계를 더 포함한다. 산화 프로세스에서, 제1 반도체 영역과 제2 반도체 영역 사이의 계면 영역 내의 제1 반도체 영역과 제2 반도체 영역의 부분들이 산화되어 산화물 영역을 형성한다. 제1 반도체 영역의 부분이 산화 프로세스 이후에 잔류되고, 그리고 산화물 영역에 의해서 제2 반도체 영역으로부터 분리된다.
비록 실시예들 및 그들의 장점들이 구체적으로 설명되었지만, 첨부된 청구항들에 의해서 규정된 바와 같은 실시예들의 사상 및 범위로부터 벗어나지 않고도, 여러 가지 변화들, 치환들, 및 변경들이 본원에서 이루어질 수 있다는 것을 이해하여야 할 것이다. 또한, 본원의 범위는 명세서에 기술된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특별한 실시예들로 제한되지 않을 것이다. 본원의 개시 내용으로부터, 본원에서 개시된 상응하는 실시예들과 실질적으로 동일한 결과를 달성하는 또는 실질적으로 동일한 기능을 수행하는, 기존의 또는 추후에 개발되는 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들이 본원 개시 내용에 따라서 이용될 수 있을 것임을 당업자는 용이하게 이해할 수 있을 것이다. 따라서, 첨부된 청구항들은 그러한 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들을 그 청구항들의 범위 내에 포함하도록 의도된 것이다. 또한, 각각의 청구항은 독립된 실시예를 구성하고, 그리고 여러 청구항들 및 실시예들의 조합이 본원 개시 내용의 범위 내에 포함된다.

Claims (10)

  1. 디바이스에 있어서,
    기판;
    상기 기판 내로 연장하는 절연 영역들;
    상기 절연 영역들의 상부 표면들 보다 높은 반도체 핀 - 상기 반도체 핀은 제1 격자 상수를 가짐 -;
    상기 제1 격자 상수와 상이한 제2 격자 상수를 가지는 반도체 영역으로서, 상기 반도체 영역은,
    측벽 부분들; 및
    상부 부분을 포함하고, 상기 반도체 영역의 측벽 부분들은 상기 반도체 핀의 대향면들 상에 형성되며, 상기 반도체 영역의 상부 부분은 상기 반도체 핀 위에 형성되는 것인, 상기 반도체 영역;
    상기 반도체 핀과 상기 반도체 영역 사이에 있고 상기 반도체 핀 및 상기 반도체 영역과 접촉하는 스트레인 버퍼 층 - 상기 스트레인 버퍼 층은 산화물을 포함함 - ;
    측벽 부분들 및 상부 부분을 포함하는 게이트 유전체로서, 상기 게이트 유전체의 측벽 부분들은 상기 반도체 영역의 대향면들 상에 형성되고, 상기 게이트 유전체의 상부 부분은 상기 반도체 영역 위에 형성되는 것인, 상기 게이트 유전체; 및
    상기 게이트 유전체 위의 게이트 전극
    을 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 스트레인 버퍼 층은 상기 반도체 영역의 측벽 부분들을 상기 반도체 핀의 측벽들로부터 분리시키는 부분들을 포함하는 것인, 디바이스.
  3. 제2항에 있어서,
    상기 스트레인 버퍼 층은 상기 반도체 영역의 상기 측벽 부분들을 상기 반도체 핀의 측벽들로부터 완전히 분리시키는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 스트레인 버퍼 층은 측벽 부분들 및 상부 부분을 포함하고, 상기 스트레인 버퍼 층의 측벽 부분들은 상기 반도체 핀의 대향면들 상에 형성되며, 상기 스트레인 버퍼 층의 상부 부분은 상기 반도체 핀 위에 놓이도록 형성되고, 상기 스트레인 버퍼 층은 상기 반도체 영역을 상기 반도체 핀으로부터 완전히 분리시키는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 제1 격자 상수는 상기 제2 격자 상수 보다 크거나 작은 것인, 디바이스.
  6. 제1항에 있어서,
    상기 반도체 영역은 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 채널 영역을 형성하는 것인, 디바이스.
  7. 디바이스에 있어서,
    제1 격자 상수를 가지는 제1 반도체 영역;
    상기 제1 반도체 영역 위의 제2 반도체 영역 - 상기 제2 반도체 영역은 상기 제1 격자 상수와 상이한 제2 격자 상수를 가짐 - ;
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 있고 상기 제1 반도체 영역 및 상기 제2 반도체 영역과 접촉하는 스트레인 버퍼 층 - 상기 스트레인 버퍼 층은 상기 제1 반도체 영역의 산화물 및 상기 제2 반도체 영역의 산화물을 포함함 - ;
    상기 제2 반도체 영역 위에 놓이는 게이트 유전체; 및
    상기 제1 반도체 영역 위에 놓이는 게이트 전극
    을 포함하는, 디바이스.
  8. 제7항에 있어서,
    상기 스트레인 버퍼 층, 상기 게이트 유전체 및 상기 게이트 전극은 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 형성하고, 상기 스트레인 버퍼 층은 상기 FinFET의 채널을 형성하는 것인, 디바이스.
  9. 제7항에 있어서, 상기 스트레인 버퍼 층, 상기 게이트 유전체 및 상기 게이트 전극은 평면형 트랜지스터를 형성하는 것인, 디바이스.
  10. 디바이스 제조 방법에 있어서,
    제2 반도체 영역 상에서 제1 반도체 영역 - 상기 제1 반도체 영역은 상기 제2 반도체 영역의 제2 격자 상수와 상이한 제1 격자 상수를 가짐 - 을 성장시키도록 에피텍시를 수행하는 단계;
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이의 경계 영역 내에서 산화물을 형성하도록 산화 프로세스를 수행하는 단계;
    상기 제1 반도체 영역의 잔존하는 부분들 위에 게이트 유전체를 형성하는 단계; 및
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계
    를 포함하고,
    상기 산화 프로세스에서, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이의 경계 영역 내의 상기 제1 반도체 영역의 부분들 및 상기 제2 반도체 영역의 부분들은 산화되어 산화물 영역을 형성하고, 상기 제1 반도체 영역의 부분은 잔존하며 상기 산화물 영역에 의해 상기 제2 반도체 영역으로부터 분리되는 것인, 디바이스 제조 방법.
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