JP2009295915A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】所望のエッチング形状を形成してデバイスに最適な応力を印加することを可能にする半導体装置の製造方法を得ることを目的とする。
【解決手段】本発明の一実施形態における半導体装置の製造方法は、はじめに上面上にゲート絶縁膜２、ゲート電極３およびサイドウォール５が形成された半導体基板１を準備する。次に、ゲート電極３およびサイドウォール５をマスクとして、半導体基板１に異方性エッチングを行い第１の溝９を形成する。次に、ゲート電極３およびサイドウォール５をマスクとして、半導体基板１の第１の溝９が形成された領域に等方性エッチングを行い第２の溝１０を形成する。その後、第２の溝１０に半導体基板１と格子定数の異なる半導体材料を埋め込みソース・ドレイン領域６ａを形成する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特にチャネル領域に対して応力歪みを与える構成を有する半導体装置の製造方法に関するものである。

従来より、システムＬＳＩの４５ｎｍプロセス以降の開発において、チャネル領域に対して応力歪みを与える構成を有するＭＯＳトランジスタの開発が検討されている。これは、半導体基板が応力歪みを受けることでキャリアの移動度が変化するという特性を利用するものである。この応力歪みを印加する技術の一つとして、ｅ−ＳｉＧｅ（embedded：埋め込みＳｉＧｅ）技術が各ＳｏＣメーカーで開発されている。ｅ−ＳｉＧｅ技術は、サイドウォール形成後に、このサイドウォールとゲート電極をマスクにしてＳｉ基板を等方性エッチングし、その部分にＳｉＧｅをエピタキシャル成長させる構成である。この構成により、格子定数の差からトランジスタのチャネル部に圧縮応力が印加して、駆動能力が向上するという技術である。

一般的にＰｃｈトランジスタのチャネル領域には圧縮応力を与え、Ｎｃｈトランジスタのチャネル領域には引っ張り応力を与えると、ＭＯＳトランジスタの性能が向上することが知られている。すなわち、ソース・ドレイン領域としてＳｉＧｅを埋め込むことにより圧縮応力を印加する方式は、Ｎｃｈトランジスタには有効ではないので、Ｐｃｈトランジスタ領域にのみこの方式を施す。

図６，図７は、チャネル領域に対して応力歪みを与える構成を有する従来の半導体装置の製造方法を示した図である。まず半導体基板１上にゲート絶縁膜２、ゲート電極３およびサイドウォール５を形成する。次に、このゲート電極３およびサイドウォール５をマスクとして、Ｓｉ基板１に等方性エッチングを行い溝１１を形成する（図６）。エッチングが等方的であるので、縦、横方向にエッチングが進む。その際のエッチング量の縦横比を図のように規定する。

次に、形成した溝１１にＳｉＧｅを埋め込みエピタキシャル成長させる（図７）。ＳｉＧｅとＳｉ基板１とは格子定数に差があり、ＳｉＧｅの方が若干大きいため歪みが発生し、その結果チャネル部のソースからドレインへ向かう方向に対して圧縮する方向に応力が働く。ここでは等方性エッチング形状であることが歪みの印加に有効に働くと考えられている。その結果、ＰｃｈＭＯＳトランジスタの駆動能力が向上する。これに関連する技術が下記特許文献に開示されている。

米国特許第６８６１３１８号明細書 米国特許第７１１８９５２号明細書

上述したような、Ｓｉ基板に格子定数の異なる半導体材料を埋め込んでチャネル部に応力を印加する技術において、エッチング形状（特にエッチング量の縦横比）が、チャネルへの応力印加に大きく影響を及ぼすことが知られている。しかし、現状ではこの縦横比をどのように調整すれば応力が効果的に印加されるかは、デバイスにより最適値が異なると考えられている。従って、製品への適用の際、縦横比を様々に変化させて実際に電気特性を検証し、エッチング形状を決定する作業が必要となる。しかしながら、等方性エッチング工程のみでは、エッチング形状の調整が限られており、チャネルへの応力印加に最適な形状を見出すことが困難であるという問題があった。

そこで本発明はかかる問題を解決するためになされたものであり、所望のエッチング形状を形成してデバイスに最適な応力を印加することを可能にする半導体装置の製造方法を得ることを目的とする。

本発明の一実施形態における半導体装置の製造方法は、はじめに上面上にゲート絶縁膜、ゲート電極およびサイドウォールが形成された半導体基板を準備する。次に、ゲート電極およびサイドウォールをマスクとして、半導体基板に異方性エッチングを行い第１の溝を形成する。次に、ゲート電極およびサイドウォールをマスクとして、半導体基板の第１の溝が形成された領域に等方性エッチングを行い第２の溝を形成する。その後、第２の溝に半導体基板と格子定数の異なる半導体材料を埋め込みソース・ドレイン領域を形成する。

本発明の一実施形態によれば、デバイス開発の際、異方性エッチングと等方性エッチングを組み合わせることにより、Ｓｉ基板へのエッチング形状の縦横比を振り分けることができ、チャネルへの応力印加に最適な形状を見いだすことを可能にする。

＜実施の形態１＞
図１は、本発明の実施の形態における、チャネル領域に対して応力歪みを与える構成のトランジスタを有する半導体装置の構成を示した図である。図１は、シリコン基板１上にＰｃｈトランジスタ領域２０とＮｃｈトランジスタ領域３０を組み合わせて構成したＣＭＯＳトランジスタを示している。本実施の形態では、チャネル領域に応力歪みを与える構成を有するトランジスタにＰｃｈトランジスタを用いることとし、図１を参照して以下に半導体装置の構成について説明する。

本実施の形態における半導体装置は、Ｓｉ基板１、Ｓｉ基板１上に形成されたゲート絶縁膜２、ゲート絶縁膜２上に形成されたゲート電極３、ゲート電極３上に形成されたマスク４、ゲート絶縁膜２およびゲート電極３の側面に形成されたサイドウォール５（本実施の形態では、第１のサイドウォール５ａ、第２のサイドウォール５ｂ、および第３のサイドウォール５ｃからなる３層のサイドウォール５を用いる）、Ｓｉ基板１の表層であってサイドウォール５の隣り合う領域に形成されたソース・ドレイン領域６ａ，６ｂ、を備える。

ここで、ソース・ドレイン領域６ａの半導体材料はＳｉと格子定数の異なる材料を用いることで歪みが発生し、その結果チャネル部に応力が働く。本実施の形態におけるＰｃｈトランジスタでは、ソース・ドレイン領域６ａにＳｉＧｅを使用する。ＳｉＧｅとＳｉでは、ＳｉＧｅのほうが格子定数が若干大きいため歪みが発生し、その結果チャネル部のソースからドレインに向かう方向に対しては圧縮する方向に応力が働く。

図２から図５は、図１に示した本実施の形態における半導体装置の製造工程を示した図である。以下、図１から図５を参照して、本実施の形態における半導体装置の製造方法について説明する。

はじめに、シリコン基板１上にゲート絶縁膜２、ｐｏｌｙ−Ｓｉ材料を用いたゲート電極３を形成する。次にゲート電極３上にマスク４を形成してパターニングを行う。ここで、ゲート電極３のｐｏｌｙ−Ｓｉをパターニングする際は、酸化膜または窒化膜のマスク４を用いてエッチングを行い、フォトレジストマスクは用いない。理由は、後述するＳｉＧｅエピタキシャル成長をゲート電極３であるｐｏｌｙ−Ｓｉ上に発生させないためである。

次に、ゲート電極３の側面に窒化膜、ＮＳＧ酸化膜などで薄いサイドウォールを何層か形成する。本実施の形態では窒化膜からなる第１のサイドウォール５ａとＮＳＧ酸化膜からなる第２のサイドウォール５ｂの２層のサイドウォールを形成する。薄いサイドウォールを形成した後、窒化膜（ＳｉＮ膜）からなる第３のサイドウォール５ｃを形成する（図２）。上述したような何層ものサイドウォール５は、それぞれのサイドウォール５をマスクとした注入を行うことにより、注入種のプロファイルを微妙に制御するのに使用される。

次に、Ｓｉ基板１、ゲート電極３，サイドウォール５上にカバー膜７（酸化膜もしくは窒化膜）を形成する。さらに、Ｎｃｈトランジスタ領域３０上にフォトレジストマスク８を形成して、Ｐｃｈトランジスタ領域２０のみカバー膜７を除去する（図３）。これは、ｅ−ＳｉＧｅがＰｃｈトランジスタにしか有効でないため、Ｎｃｈトランジスタ領域３０はカバー膜７で保護しておきたいためである。

次に、ゲート電極３およびサイドウォール５をマスクとして、Ｓｉ異方性エッチャーでＳｉ基板１に異方性エッチングを行い、第１の溝９を形成する（図４）。本実施の形態では、Ｓｉ基板１を０〜３０ｎｍエッチングして第１の溝９を形成する。例えば、本実施の形態で用いるエッチング装置は、μ波ＲＩＥ（Riactive Ion Etcher）を用いる。また条件は、Ｃｌ₂／０₂＝７２／８ｓｃｃｍ、μ波＝４００Ｗ、ＲＦ＝１００Ｗ、０．８Ｐａ、１０℃とする。このときの異方性エッチングの性能は、Ｅ／Ｒ（Ｓｉ）＝３８５ｎｍ／ｍｉｎ、Ｅ／Ｒ（ＳｉＮ）＝７５ｎｍ／ｍｉｎとなる。

次に、ゲート電極３およびサイドウォール５をマスクとして、Ｓｉ基板１の第１の溝９が形成された領域に等方性エッチングを行い、第２の溝１０を形成する（図５）。例えば、本実施の形態で用いるエッチング装置は、リモートプラズマ型等方性エッチング装置を用いる。また条件は、ＣＦ₄／Ｏ₂＝３６０／４０ｓｃｃｍ、μ波＝４００Ｗ、５０Ｐａ、２０℃とする。このときの等方性エッチングの性能は、Ｅ／Ｒ（Ｓｉ）＝１４９ｎｍ／ｍｉｎ（縦方向），８０ｎｍ／ｍｉｎ（横方向）、Ｅ／Ｒ（ＳｉＮ）＝９２ｎｍ／ｍｉｎとなる。

その後、第２の溝１０にＳｉＧｅを埋め込みエピタキシャル成長させてソース・ドレイン領域６ａを形成すると、図１に示す半導体装置が形成される。ここで、ＳｉＧｅとＳｉは格子定数に差があり、ＳｉＧｅのほうが若干大きいため歪みが発生し、その結果チャネル部のソースからドレインに向かう方向に対して圧縮する方向に応力が働く。

ここで、本実施の形態では第２の溝１０の深さ、すなわち等方性エッチングと異方性エッチングの深さ方向への合計エッチング量が６０ｎｍになるように調整する。つまり、等方性エッチングの時間は、第２の溝１０の深さが６０ｎｍになるように調整する。その結果、等方性エッチングが１００％の場合は、概算でエッチング縦横比（縦／横）＝６０／３０ｎｍとなり、等方性エッチング／異方性エッチングが５０％ずつの場合には、６０／１５ｎｍとなる。概算と述べたのは、異方性エッチングが完全に異方性ではなく、若干テーパー形状となるためである。

また、本実施の形態ではチャネル部に応力を印加する構成を有するトランジスタとして、Ｐｃｈトランジスタを用いて説明したが、Ｎｃｈトランジスタであってもよい。Ｎｃｈトランジスタの場合は、ＳｉＧｅの代わりにＳｉＣ等のＳｉ基板１よりも格子定数の小さい半導体材料を用いる。ＳｉＣはＳｉ基板１よりも格子定数が小さいため、チャネル領域にはチャネル方向に一軸性の引張り応力が作用し、Ｎｃｈトランジスタのチャネル領域における電子移動度が増大する。

以上より、異方性エッチングと等方性エッチングの時間を調整することにより、エッチング形状（エッチング深さの縦横比）を調整できるため、製品へ適用する際に、電気特性を測定して最適な形状を細かく調べることができ、チャネルに応力が印加される最適な形状を見出すことができる。これによりトランジスタ速度、すなわち製品性能の向上が望める。

本発明は、４５〜３２ｎｍ世代以降のシステムＬＳＩ製品へ利用可能である。

本発明の実施の形態における半導体装置の構成を示した図である。 本発明の実施の形態における半導体装置の製造方法を示した図である。 本発明の実施の形態における半導体装置の製造方法を示した図である。 本発明の実施の形態における半導体装置の製造方法を示した図である。 本発明の実施の形態における半導体装置の製造方法を示した図である。 従来技術における半導体装置の製造方法を示した図である。 従来技術における半導体装置の製造方法を示した図である。

符号の説明

１ Ｓｉ基板、２ ゲート絶縁膜、３ ゲート電極、４ マスク、５ サイドウォール、５ａ 第１のサイドウォール、５ｂ 第２のサイドウォール、５ｃ 第３のサイドウォール、６ａ，６ｂ ソース・ドレイン領域、７ カバー膜、８ フォトレジスト、９ 第１の溝、１０ 第２の溝、１１ 溝、２０ Ｐｃｈトランジスタ領域、３０ Ｎｃｈトランジスタ領域。

Claims (3)

1. （ａ）上面上にゲート絶縁膜、ゲート電極およびサイドウォールが形成された半導体基板を準備する工程と、
   （ｂ）前記ゲート電極およびサイドウォールをマスクとして、前記半導体基板に異方性エッチングを行い第１の溝を形成する工程と、
   （ｃ）前記ゲート電極およびサイドウォールをマスクとして、前記半導体基板の前記第１の溝が形成された領域に等方性エッチングを行い第２の溝を形成する工程と、
   （ｄ）前記第２の溝に前記半導体基板と格子定数の異なる半導体材料を埋め込みソース・ドレイン領域を形成する工程と、を備える半導体装置の製造方法。
2. 前記工程（ａ）は、上面上にゲート絶縁膜、ゲート電極およびサイドウォールが形成されたＳｉ基板を準備し、
   前記工程（ｄ）は、前記第２の溝にＳｉＧｅを埋め込みソース・ドレイン領域を形成する、請求項１に記載の半導体装置の製造方法。
3. 前記工程（ａ）は、上面上にゲート絶縁膜、ゲート電極およびサイドウォールが形成されたＳｉ基板を準備し、
   前記工程（ｄ）は、前記第２の溝にＳｉＣを埋め込みソース・ドレイン領域を形成する、請求項１に記載の半導体装置の製造方法。

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