JP5147318B2

JP5147318B2 - 半導体装置の製造方法

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Publication number: JP5147318B2
Application number: JP2007185499A
Authority: JP
Inventors: 征男西田; 和彦佐藤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-07-17
Filing date: 2007-07-17
Publication date: 2013-02-20
Anticipated expiration: 2027-07-17
Also published as: JP2009026795A

Description

本発明は、半導体装置およびその製造方法に関し、特に微細ＭＯＳトランジスタのキャリア移動度を向上させるための技術に関する。

微細ＭＯＳトランジスタのキャリア移動度の向上のために、チャネル領域に意図的に歪みを加えることは、非常に有効な方法であり、これまで様々な種類の歪み形成方法が提案されてきた。提案された方法の中には、下記（１）（２）のものがある。

（１）ソース／ドレイン−ＳｉＧｅ選択エピ
Ｓｉ基板におけるソース／ドレインが形成される領域のＳｉをリセスし、そこにＳｉよりも格子間隔の大きいＳｉ_1-xＧｅ_xを選択的にエピタキシャル成長させてソース／ドレインを形成し、このソース／ドレインにより、チャネル領域に１軸性の圧縮歪みを加える。尚、Ｓｉ_1-xＧｅ_xの代わりにＳｉ_1-xＣ_xを適用すれば、チャネル領域に引張歪みを加えることもできる。

（２）ディスポーザブル（Ｄｉｓｐｏｓａｂｌｅ）・サイドウォール
ゲートおよびソース／ドレインをシリサイド化して、ドライエッチングでサイドウォールを除去した後、高ストレス性のストレスライナー膜をゲートおよびソース／ドレインを覆う様に形成し、このストレスライナー膜により、チャネル領域に１軸性の圧縮歪みを加える。その際、上記の様にサイドウォールを除去することで、ストレスライナー膜がゲートおよびソース／ドレインに一層密着して、ストレスライナー膜によるチャネル領域の１軸性歪みの効果を高める事ができる。尚、ストレスライナー膜の素材の種類を変更することで、チャネル領域に圧縮歪みも引張歪みも加える事ができる。

上記（１）（２）を組み合わせると、キャリア移動度を一層向上できるが、実際には下記の問題が生じるので、上記（１）（２）を組み合わせる事ができなかった（即ちキャリア移動度を一層向上させる事ができなかった）。

即ち、上記（１）のＳｉＧｅの選択的エピタキシャル成長は、ソース／ドレインでのみで起こる必要があるので、ゲート上では、ＳｉＧｅの選択的エピタキシャル成長が起こらない様にする必要がある。従って、上記（１）のＳｉＧｅの選択的エピタキシャル成長の際には、ゲート上には、ＳｉＧｅの選択的エピタキシャル成長を防止するめのハードマスク（従来では、このハードマスクは酸化膜（ＳｉＯ₂）により形成されていた。）を形成しておく必要がある。

しかしその様にすると、上記（２）で、上記のハードマスクが邪魔となり、ゲートをシリサイド化できなくなる。従って、ゲートもシリサイド化するためには、シリサイド化の前に上記のハードマスクを除去しておく必要がある。そのマスク除去では、フッ酸によるウェットエッチングなどを使用するが、上記のハードマスクは素子分離膜（ＳｉＯ₂）と同じ酸化膜なので、そのマスク除去の際に、素子分離膜を溶かして落ち込ませる等の破損が生じるという問題があった。また、サイドウォールを完全に除去するので、その除去の際にソース／ドレインのエクステンション領域を破損させるという問題もあった。

そこで、この発明は、上記のような問題点を解決するためになされたものであり、従来と比べてキャリア移動度を一層向上できる半導体装置およびその製造方法を提供することにある。

上記課題を解決する為に、本発明の第１の形態は、半導体基板と、前記半導体基板上に形成されたゲートと、前記半導体基板に形成されたソース／ドレインと、前記ゲートの側面と前記ソース／ドレインのエクステンション領域とを被覆する様に側面視断面Ｌ字状に形成されたサイドウォールと、前記ゲート上および前記ソース／ドレインのコンタクト領域上に形成されたシリサイド層と、前記サイドウォールおよび前記シリサイド層を介して前記ゲートおよび前記ソース／ドレインを被覆する様に形成されたストレスライナー膜と、を備え、前記ソース／ドレインの前記コンタクト領域が前記半導体基板の半導体素材よりも格子間隔の大きい第１の半導体素材により形成され且つ前記ストレスライナー膜が圧縮型であり、または、前記ソース／ドレインの前記コンタクト領域が前記半導体基板の半導体素材よりも格子間隔の小さい第２の半導体素材により形成され且つ前記ストレスライナー膜が引張型であるものである。

本発明の第１の形態によれば、ソース／ドレインのコンタクト領域が、半導体基板の半導体素材よりも格子間隔の大きい第１の半導体素材により形成されると共に、ストレスライナー膜が圧縮型に形成された場合は、コンタクト領域とストレスライナー膜との両方からチャネル領域に圧縮歪みを加える事ができ、これによりＰ型ＭＯＳＦＥＴ等のＰ型の半導体装置において、キャリア移動度を従来より一層向上できる。

また、ソース／ドレインのコンタクト領域が、半導体基板の半導体素材よりも格子間隔の小さい第２の半導体素材により形成されると共に、ストレスライナー膜が引張型に形成された場合は、コンタクト領域とストレスライナー膜との両方からチャネル領域に引張歪みを加える事ができ、これによりＮ型ＭＯＳＦＥＴ等のＮ型の半導体装置において、キャリア移動度を従来より一層向上できる。

またサイドウォールが側面視断面Ｌ字状に形成されるので、ストレスライナー膜をゲートおよびソース／ドレインに一層密着でき、これによりストレスライナー膜によるチャネル領域９の１軸性歪みの効果を一層高める事ができる。

またサイドウォールを備えるので、製造工程において、サイドウォールにより、ソース／ドレインのエクステンション領域を保護できる。

実施の形態１．
この実施の形態に係る半導体装置は、図１の様に、半導体基板１と、半導体基板１上に形成されたゲート３と、半導体基板１の表層に形成されたソース／ドレイン６と、ゲート３の側面とソース／ドレイン６のエクステンション領域６ａとを被覆する様に側面視断面Ｌ字状に形成されたサイドウォール５ａと、ゲート３上およびソース／ドレイン６のコンタクト領域６ｂ上に形成されたシリサイド層７と、サイドウォール５ａおよびシリサイド層７を介してゲート３およびソース／ドレイン６を被覆する様に形成されたストレスライナー膜８とを備えている。ゲート３は、半導体基板１上に形成されたゲート絶縁膜３ａと、その上に形成されたゲート電極３ｂとから構成される。

半導体基板１は、例えばＳｉ（シリコン）基板である。ゲート電極３ｂは、例えばポリシリコンにより形成されている。サイドウォール５ａは、酸化膜（例えばシリコン酸化膜（ＳｉＯ₂））により形成されている。

ソース／ドレイン６のコンタクト領域６ｂは、半導体基板１の半導体素材（ここではＳｉ）よりも格子間隔の大きい半導体素材（ここではＳｉＧｅ（シリコンゲルマニウム））により形成されている。これにより、コンタクト領域６ｂにより、チャネル領域９に１軸性の圧縮歪みが加えられる。またコンタクト領域６ｂは、例えば２０ｎｍ以上の厚さに形成されている。

シリサイド層７は、例えばＮｉＳｉ（ニッケルシリサイド）により形成されている。

ストレスライナー膜８は、チャネル領域９に１軸性の圧縮（Compressive）歪みを加える事が可能な圧縮型の窒化膜（例えばＳｉＮ（窒化シリコン））により形成されている。

以上の様に構成された半導体装置によれば、ソース／ドレイン６のコンタクト領域６ｂが、半導体基板１の半導体素材（ここではＳｉ）よりも格子間隔の大きい半導体素材（ここではＳｉＧｅ）により形成されると共に、ストレスライナー膜８が、チャネル領域９に１軸性の圧縮歪みを加える事が可能な圧縮型の窒化膜（例えばＳｉＮ）により形成されるので、コンタクト領域６ｂとストレスライナー膜８との両方からチャネル領域９に圧縮歪みを加える事ができ、これによりＰ型ＭＯＳＦＥＴ等のＰ型の半導体装置において、キャリア移動度を従来より一層向上できる。

またサイドウォール５ａが側面視断面Ｌ字状に形成されるので、ストレスライナー膜８をゲート３およびソース／ドレイン６に一層密着でき、これによりストレスライナー膜８によるチャネル領域９の１軸性歪みの効果を一層高める事ができる。

またサイドウォール５ａを備えるので、製造工程において、サイドウォール５ａにより、ソース／ドレイン６のエクステンション領域６ａを保護できる。

またコンタクト領域６ｂは、例えば２０ｎｍ以上の厚さに形成されるので、チャネル領域９に十分な歪みを加える事ができる。

尚、この実施の形態において、ソース／ドレイン６のコンタクト領域６ｂを、半導体基板１の半導体素材（ここではＳｉ）よりも格子間隔の小さい半導体素材（ここではＳｉＣ（炭化シリコン））により形成し、且つストレスライナー膜８を、チャネル領域９に１軸性の引張（Tensile）歪みを加える事が可能な引張型の窒化膜（ここではＳｉＮ）により形成しても良い。これによりＮ型ＭＯＳＦＥＴ等のＮ型の半導体装置において、キャリア移動度（即ち電流駆動能力）を従来より一層向上できる。

実施の形態２．
この実施の形態では、実施の形態１の半導体装置を製造する製造方法（第１の製造方法）の概要を説明する。

まず図２の様に、半導体基板（ここではＳｉ基板）１上に、ゲート絶縁膜用の絶縁膜３ａおよびゲート電極用のポリシリコン層３ｂを順に堆積し、その上に窒化膜（例えばＳｉＮ（窒化シリコン））製のハードマスク１４をパターン形成する。そして、そのハードマスク１４をエッチングマスクとして各部３ａ，３ｂをエッチング処理することで、図３の様にゲート３を形成する。

そして図３の様に、イオン注入により、半導体基板１の表層にソース／ドレイン６のエクステンション領域６ａを形成する。そして、ゲート３の側面とエクステンション領域６ａの必要部分（ゲート３の近傍部分）の上面とを被覆する様に、それらの面上に、下層がシリコン酸化膜（酸化膜）５ａからなり、上層がシリコン窒化膜（窒化膜）５ｂからなるサイドウォール５を形成する。この状態で、シリコン窒化膜５ｂは、ゲート３の側面とエクステンション領域６ａの必要部分の上面とを被覆する様に側面視断面Ｌ字状になっている。

そして図４の様に、半導体基板１においてソース／ドレイン６のコンタクト領域６ｂとなる領域をＳｉエッチングによりリセス（溝を掘る）し、その溝に、半導体基板１の半導体素材（Ｓｉ）よりも格子間隔の大きい半導体素材（ここではＳｉＧｅ）を、例えば半導体基板１の表面付近の位置までエピタキシャル成長させることで、ＳｉＧｅ製のコンタクト領域６ｂを形成する。このコンタクト領域６ｂは、例えば２０ｎｍ以上の厚さに形成される。そして、引き続き連続して純粋なシリコンを、例えばハードマスク１４と同程度の厚さまでエピタキシャル成長させることで、コンタクト領域６ｂの上にシリコン層１５を形成する。

そして図５の様に、等方性の窒化膜（ＳｉＮ）ドライエッチングにより、窒化膜（ＳｉＮ）製のハードマスク１４およびサイドウォール５の上層のシリコン窒化膜５ｂを除去する。この除去により、下層のシリコン酸化膜５ａだけがサイドウォールとして残る（以後、サイドウォール５ａと呼ぶ）。

またその除去の際、ＳｉＮとＳｉとの選択比はあまり差がないので、その窒化膜ドライエッチングにより、シリコン層１５もある程度削られて適度な厚さになる（それ故、シリコン層１５は、ハードマスク１４と同程度の厚さに形成されている）。そして、シリコン層１５とポリシリコン製のゲート電極３ｂの上層とをセルフアライン−シリサイド化することで、図６の様に、コンタクト領域６上およびゲート電極３ｂの上層にそれぞれシリサイド層７を形成する。

そして図６の様に、サイドウォール５およびシリサイド層７を介してゲート３およびソース／ドレイン６を被覆する様に、例えば窒化膜により圧縮型のストレスライナー膜８を形成する。この様にして実施の形態１の半導体装置（チャネル領域９に圧縮歪みを加える場合の半導体装置）が製造される。

以上に説明した半導体装置の製造方法によれば、実施の形態１の効果を奏する半導体装置を製造できる他に、ハードマスク１４を窒化膜で形成するので（即ち素子分離膜（ＳｉＯ₂）（図示せず）と異なる素材で形成するので）、そのハードマスク１４をエッチング除去する際、そのエッチングにより素子分離膜が溶けて落ち込む等の破損が生じる事を防止できる。

また、サイドウォール５を、その下層がシリコン酸化膜５ａからなり、その上層がシリコン窒化膜５ｂからなる２層構造として形成するので、窒化膜エッチングにより、下層のシリコン酸化膜５ａを残して、上層のシリコン窒化膜５ｂだけを適切に除去できる。

またソース／ドレイン６のコンタクト領域６ｂの形成にＳｉＧｅを使用しているが、そのコンタクト領域（即ちＳｉＧｅ）６ｂ上にシリコン層１５を連続的に形成するので、製造途中でＳｉＧｅを露出する事を防止でき、これによりＧｅの飛散を防止できて製造ラインの汚染を防止できる。またＳｉＧｅを直接ドライエッチすることもないので、これによってもＧｅの飛散を防止できて製造ラインの汚染を防止できる。

また等方性の窒化膜ドライエッチングを用いるので、サイドウォール５の上層のシリコン窒化膜５ｂおよびハードマスク１４を適切に除去できる。

実施の形態３．
この実施の形態に係る半導体装置の製造方法は、実施の形態２において、主に、等方性の窒化膜ドライエッチングを用いる代わりに、リン酸を用いた窒化膜ウエットエッチングを用いることで、窒化膜（ＳｉＮ）製のハードマスク１４およびサイドウォール５の上層のシリコン窒化膜５ｂを除去する様にしたものである。以下、この実施の形態について説明する。

まず図２の様に、半導体基板（ここではＳｉ基板）１上に、ゲート絶縁膜となる絶縁膜３ａおよびゲート電極となるポリシリコン層３ｂを順に堆積し、その上に窒化膜（例えばＳｉＮ（窒化シリコン））製のハードマスク１４をパターン形成する。そして、そのハードマスク１４をマスクとして各部３ａ，３ｂをエッチング処理することで、図３の様にゲート３を形成する。

そして図７の様に、半導体基板１においてソース／ドレイン６のコンタクト領域６ｂとなる領域をＳｉエッチングによりリセス（溝状に掘る）し、その溝に、半導体基板１の半導体素材（Ｓｉ）よりも格子間隔の大きい半導体素材（ここではＳｉＧｅ）を、例えば半導体基板１の表面付近の位置までエピタキシャル成長させることで、ＳｉＧｅ製のコンタクト領域６ｂを形成する。そして、引き続き連続して純粋なシリコンを、例えば半導体基板１の表面付近をやや越える位置までエピタキシャル成長させることで、コンタクト領域６ｂの上にシリコン層１５を形成する。

そして図５の様に、リン酸を用いた窒化膜（ＳｉＮ）ウエットエッチングにより、窒化膜（ＳｉＮ）製のハードマスク１４およびサイドウォール５の上層のシリコン窒化膜５ｂを除去する。この除去により、下層のシリコン酸化膜５ａだけがサイドウォールとして残る（以後、サイドウォール５ａと呼ぶ）。そして、シリコン層１５とポリシリコン製のゲート電極３ｂの上層とをセルフアライン−シリサイド化することで、図６の様に、各コンタクト領域６上およびゲート電極３ｂの上層にそれぞれシリサイド層７を形成する。

以上に説明した半導体装置の製造方法によれば、実施の形態２と同様の効果を得る他、窒化膜製のハードマスク１４およびサイドウォール５の上層のシリコン窒化膜５ｂを除去する際、リン酸を用いた窒化膜ウエットエッチングを用いるので、その除去の際にエクステンション領域６ａ上のシリコン層１５が削られる事を防止できる。故に、シリコン層１５を、実施の形態２の様にハードマスク１４と同程度の厚さまで厚く形成しておく必要が無くなる。

尚、実施の形態２，３では、チャネル領域９に圧縮歪みを加える場合で説明したが、チャネル領域９に引張歪みを加える場合は、リセスした溝１３に、半導体基板１の半導体素材（Ｓｉ）よりも格子間隔の小さい半導体素材（ここではＳｉＣ）をエピタキシャル成長させ、且つストレスライナー膜８として引張型のものを形成すれば良い。

実施の形態４．
この実施の形態は、実施の形態２の半導体装置の製造方法をロジック回路チップに適用したものである。

まず図８の様に、半導体基板（ここではＳｉ基板）１に、周知の方法で深さ３００ｎｍ程度の素子分離膜（ＳｉＯ₂）１７を形成した後、ウェル注入を行う。そしてその半導体基板１の上面全体に、ゲート絶縁膜３ａ用のシリコン酸化膜を２ｎｍ程度の厚さで堆積し、その上にゲート電極３ｂ用のポリシリコンを１００ｎｍ程度の厚さで堆積し、その上にハードマスク１４用のシリコン窒化膜（窒化膜）を３０ｎｍ程度の厚さで堆積する。そして、リソグラフィにより当該シリコン窒化膜をパターン形成してハードマスク１４をパターン形成し、そのハードマスク１４をエッチングマスクとして当該シリコン酸化膜および当該ポリシリコンをエッチング処理することで、各ＭＯＳＦＥＴ領域Ｐ，Ｎにゲート絶縁膜３ａおよびゲート電極３ｂを形成する。

そして図９の様に、Ｐ型ＭＯＳＦＥＴ領域ＰのみにＢＦ２イオン注入に行って、Ｐ型ソース／ドレインのエクステンション領域６ａｐを形成し、同様に、Ｎ型ＭＯＳＦＥＴ領域ＮのみにＡｓイオン注入を行って、Ｎ型ソース／ドレインのエクステンション領域６ａｎを形成する。そして半導体基板１の上面全体上に、サイドウォール５の下層となるシリコン酸化膜５ａを１００ｎｍ程度堆積し、その上にサイドウォール５の上層となるシリコン窒化膜５ｂを３００ｎｍ程度堆積し、ドライエッチングにより、それらの不要な部分を除去する。これにより、ゲート３の側面とエクステンション領域６ａｐ（６ａｎ）の必要部分（ゲート３の近傍部分）の上面とを被覆する様に、それらの面上に、下層が側面視断面Ｌ字状のシリコン酸化膜５ａからなり、上層がシリコン窒化膜５ｂからなるサイドウォール５を形成する。

そして半導体基板１上に、Ｎ型ＭＯＳＦＥＴ領域Ｎのみを開口する様にフォトレジスト（図示せず）を形成し、その開口を介してＮ型ＭＯＳＦＥＴ領域Ｎのみに５Ｅ１５／ｃｍ²程度の濃度でＡｓイオン注入を行って、図１０の様に、Ｎ型ソース／ドレインのコンタクト領域６ｂｎを形成する。

そして半導体基板１の上面全体に、シリコン酸化膜１９（図１０参照）を２０ｎｍ程度堆積し、その上にＰ型ＭＯＳＦＥＴ領域Ｐを開口する様にフォトレジスト（図示せず）を形成し、そのフォトレジストをエッチングマスクとして、フッ酸などによる酸化膜ウェットエッチングを行って、図１０の様に、Ｐ型ＭＯＳＦＥＴ領域Ｐ上のシリコン酸化膜１９のみを除去する。更に、Ｐ型ＭＯＳＦＥＴ領域Ｐにおけるソース／ドレインのコンタクト領域６ｂｐとなる領域を、Ｓｉエッチングにより８０ｎｍ程度の深さでリセス（溝１３を掘る）する。そして、使用済みの上記のフォトレジストを除去する。

そして図１１の様に、上記のリセスした溝１３に、ＳｉＧｅ（ここではボロンを１Ｅ２０／ｃｍ³程度の濃度でドープしたＳｉＧｅ）を、例えば半導体基板１の表面付近の位置（例えば表面を１０ｎｍほど越えた位置）までエピタキシャル成長させることで、ＳｉＧｅ製のコンタクト領域６ｂｐを形成する。そして、引き続き連続して純粋なシリコンを、例えばハードマスク１４と同程度（例えば３０ｎｍ程度）の厚さまでエピタキシャル成長させることで、コンタクト領域６ｂｐの上にシリコン層１５を形成する。尚、ＳｉＧｅは、シリコンが露出している部分でのみ成長するので、シリコン酸化膜１９で覆われたＮ型ＭＯＳＦＥＴ領域Ｎでは成長しない。

そして、Ｎ型ＭＯＳＦＥＴ領域Ｎを覆っていたシリコン酸化膜１９を除去する。そして図１２の様に、等方性の窒化膜（ＳｉＮ）ドライエッチングにより、各ＭＯＳＦＥＴ領域Ｐ，Ｎの窒化膜（ＳｉＮ）製のハードマスク１４及びサイドウォール５の上層のシリコン窒化膜５ｂを除去する（以後、サイドウォール５ａと呼ぶ）。その際、ＳｉとＳｉＮとの選択比はあまり差がないので、その窒化膜ドライエッチングにより、ソース／ドレインのコンタクト領域６ｂｐ上のシリコン層１５が、ある程度削られて適宜厚さになる。

そして図１３の様に、Ｓｉが露出している部分（シリコン層１５、ポリシリコン製のゲート電極３ｂの上層およびＮ型ＭＯＳＦＥＴ領域Ｎのエクステンション領域６ａｎ）をセルフアライン−シリサイド化することで、その部分上にシリサイド層（ここではＮｉＳｉ層）７を形成する。

そして図１４の様に、Ｐ型ＭＯＳＦＥＴ領域Ｐ上に（即ちサイドウォール５およびシリサイド層７を介してゲート３およびソース／ドレイン６を被覆する様に）圧縮型のストレスライナー膜（シリコン窒化膜）８ｐを積層し、同様にＮ型ＭＯＳＦＥＴ領域Ｎに引張型のストレスライナー膜（シリコン窒化膜）８ｎを積層する。具体的には例えば、半導体基板１の上面全体に圧縮型のストレスライナー膜８ｐを積層し、そのうち、Ｐ型ＭＯＳＦＥＴ領域Ｐ上の積層部分をフォトレジストなどでマスクをし、Ｎ型ＭＯＳＦＥＴ領域Ｎ上の積層層分をドライエッチングで除去する。同様に、半導体基板１の上面全体に引張型のストレスライナー膜８ｎを積層し、そのうち、Ｎ型ＭＯＳＦＥＴ領域Ｎ上の積層部分をフォトレジストなどでマスクをし、Ｐ型ＭＯＳＦＥＴ領域Ｐ上の堆積部分をドライエッチングで除去する。この様にしてロジック回路チップを製造する。

以上に説明した半導体装置の製造方法によれば、実施の形態２の効果を奏するロジック回路チップを製造できる。

尚、この実施の形態では、Ｐ型ＭＯＳＦＥＴ領域Ｐでは、ソース／ドレイン６のコンタクト領域６ｂｐがＳｉＧｅにより形成され、且つストレスライナー膜８ｐが圧縮型に形成されるので、実施の形態２と同様に、それらの両方６ｂｐ，８ｐからチャネル領域９に圧縮歪みが加えられるが、Ｎ型ＭＯＳＦＥＴ領域Ｎでは、ストレスライナー膜８ｎが引張型に形成されるのみなので、従来同様に、ストレスライナー膜８ｎからチャネル領域９に引張歪みが加えられるのみとなっている。

尚、この実施の形態では、Ｐ型ＭＯＳＦＥＴ領域Ｐのソース／ドレイン６のエクステンション領域６ａｐをＳｉＧｅで形成し、Ｎ型ＭＯＳＦＥＴ領域Ｎのソース／ドレイン６のエクステンション領域６ａｎを従来同様に形成したが、その代わりに、Ｐ型ＭＯＳＦＥＴ領域Ｐのソース／ドレイン６のエクステンション領域６ａｐを従来同様に形成し、Ｎ型ＭＯＳＦＥＴ領域Ｎのソース／ドレイン６のエクステンション領域６ａｎをＳｉＣで形成しても良く、または、Ｐ型ＭＯＳＦＥＴ領域Ｐのソース／ドレイン６のエクステンション領域６ａｐをＳｉＧｅで形成すると共にＮ型ＭＯＳＦＥＴ領域Ｎのソース／ドレイン６のエクステンション領域６ａｎをＳｉＣで形成しても良い。

尚、この実施の形態では、実施の形態２の製造方法を適用したが、実施の形態３の製造方法を適用する場合は、この実施の形態における、ＳｉＧｅのエピタキシャル成長→窒化膜ドライエッチングによるハードマスク１４の除去→シサイド層７の形成という処理の流れを、実施の形態３を参考にして、ＳｉＧｅのエピタキシャル成長→燐酸などの窒化膜ウェットエッチングによるハードマスク１４の除去→シリサイド層１４の形成という処理の流れに変更すれば良い。

本発明は、トランジスタの電流駆動性能の向上が望まれる全ての半導体集積回路（特に高速動作を求められるロジック回路など）を対象とする。

実施の形態１に係る半導体装置の構成概略図である。実施の形態２に係る半導体装置の製造方法において、半導体基板１上にゲート絶縁膜用の絶縁膜３ａおよびゲート電極用のポリシリコン層３ｂを積層し、その上にハードマスク１４をパターン形成した状態を示した図である。実施の形態２に係る半導体装置の製造方法において、ソース／ドレイン６のエクステンション領域６ａを形成し、且つサイドウォール５を形成した状態を示した図である。実施の形態２に係る半導体装置の製造方法において、ソース／ドレイン６のコンタクト領域６ｂをＳｉＧｅで形成し、その上にシリコン層１５を形成した状態を示した図である。実施の形態２，３に係る半導体装置の製造方法において、ハードマスク１４およびサイドウォール５の上層のシリコン窒化膜５ｂを除去した状態を示した図である。実施の形態２，３に係る半導体装置の製造方法において、シリサイド７を形成した後、ストレスライナー膜８を形成した状態を示した図である。実施の形態３に係る半導体装置の製造方法において、ソース／ドレイン６のコンタクト領域６ｂをＳｉＧｅで形成し、その上にシリコン層１５を形成した状態を示した図である。実施の形態４に係る半導体装置の製造方法において、半導体基板１上に素子分離膜１７、ゲート３およびハードマスク１３を形成した状態を示した図である。実施の形態４に係る半導体装置の製造方法において、ソース／ドレイン６のエクステンション領域６ａｐ，６ａｎを形成し、且つサイドウォール５を形成した状態を示した図である。実施の形態４に係る半導体装置の製造方法において、Ｎ型ＭＯＳＦＥＴ領域Ｎのコンタクト領域６ｂｎを従来法で形成した後にＮ型ＭＯＳＦＥＴ領域Ｎ上にシリコン酸化膜１９を形成した状態、およびＰ型ＭＯＳＦＥＴ領域Ｐのソース／ドレインのコンタクト領域となる領域をリセスした状態を示した図である。実施の形態４に係る半導体装置の製造方法において、リセスした溝１３にＳｉＧｅでエピタキシャル成長させてコンタクト領域６ｂｐを形成し、その上にシリコン層１５を形成した状態を示した図である。実施の形態４に係る半導体装置の製造方法において、シリコン酸化膜１９、ハードマスク１４およびシリコン窒化膜１５を除去した状態を示した図である。実施の形態４に係る半導体装置の製造方法において、シリサイド層７を形成した状態を示した図である。実施の形態４に係る半導体装置の製造方法において、Ｐ型ＭＯＳＦＥＴ領域Ｐ上に圧縮型のストレスライナー膜８ｐを形成し、Ｎ型ＭＯＳＦＥＴ領域Ｎ上に引張型のストレスライナー膜８ｎを形成した状態を示した図である。

符号の説明

１半導体基板、３ゲート、３ａゲート絶縁膜、３ｂゲート電極、５サイドウォール、５ａシリコン酸化膜、５ｂシリコン窒化膜、６ソース／ドレイン、６ａエクステンション領域、６ｂコンタクト領域、７シリサイド層、８ストレスライナー膜、９チャネル領域、１３溝、１４ハードマスク、１５シリコン層、１７素子分離膜、１９シリコン酸化膜。

Claims

ＭＯＳＦＥＴを含む半導体装置の製造方法であって、
（ａ）半導体基板上に順に絶縁膜およびポリシリコン層を堆積し、その上に窒化膜製のハードマスクをパターン形成し、そのハードマスクをエッチングマスクとしてエッチング処理して前記ＭＯＳＦＥＴのゲートを形成する工程と、
（ｂ）前記半導体基板に前記ＭＯＳＦＥＴのソース／ドレインのエクステンション領域を形成する工程と、
（ｃ）前記ゲートの側面と前記エクステンション領域の必要部分とを被覆する様に側面視断面Ｌ字状に酸化膜を形成しその上に窒化膜を形成することで、サイドウォールを形成する工程と、
（ｄ）前記半導体基板における、前記ソース／ドレインのコンタクト領域となる領域をリセスし、そのリセスした溝に、前記半導体基板の半導体素材よりも格子間隔の大きい第１の半導体素材または格子間隔の小さい第２の半導体素材をエピタキシャル成長させて前記コンタクト領域を形成し、その上にシリコン層を形成する工程と、
（ｅ）窒化膜エッチングにより、前記サイドウォールの前記窒化膜および前記ハードマスクを除去する工程と、
（ｆ）前記ゲートの上面および前記シリコン層をシリサイド化してシリサイド層を形成する工程と、
（ｇ）前記サイドウォールの前記酸化膜および前記シリサイド層を介して、前記ゲートおよび前記ソース／ドレインを被覆する様に、圧縮型または引張型のストレスライナー膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
前記半導体基板には、酸化膜製の素子分離膜が形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
前記工程（ｄ）では、前記シリコン層は、前記コンタクト領域の形成後、引き続き連続してエピタキシャル成長により形成されることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
前記工程（ｅ）では、前記窒化膜エッチングは、等方性の窒化膜ドライエッチングであることを特徴とする請求項１から請求項３の何れか１項に記載の半導体装置の製造方法。
前記工程（ｄ）では、前記シリコン層は、前記ハードマスクと同程度の厚さに形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
前記工程（ｅ）では、前記窒化膜エッチングは、リン酸を用いた窒化膜ウエットエッチングであることを特徴とする請求項１から請求項３の何れか１項に記載の半導体装置の製造方法。
前記工程（ｄ）では、前記半導体基板がＳｉ（シリコン）基板の場合において、
前記第１の半導体素材はＳｉＧｅ（シリコンゲルマニウム）であり、
前記第２の半導体素材はＳｉＣ（炭化シリコン）であることを特徴とするを特徴とする請求項１から請求項６の何れか１項に記載の半導体装置の製造方法。
前記ＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴであり、
前記コンタクト領域は前記第１の半導体素材で形成されており、
前記ソース／ドレインに挟まれ、且つ、前記ゲートの下の領域である前記ＭＯＳＦＥＴのチャネル領域には、前記第１の半導体素材および前記圧縮型のストレスライナーによって、１軸性の圧縮歪みが発生している請求項７に記載の半導体装置の製造方法。
前記ＭＯＳＦＥＴはｎ型ＭＯＳＦＥＴであり、
前記コンタクト領域は前記第２の半導体素材で形成されており、
前記ソース／ドレインに挟まれ、且つ、前記ゲートの下の領域である前記ＭＯＳＦＥＴのチャネル領域には、前記第２の半導体素材および前記引張型のストレスライナーによって、１軸性の引張歪みが発生している請求項７に記載の半導体装置の製造方法。
前記工程（ｄ）では、前記コンタクト領域は、２０ｎｍ以上の厚さに形成されることを特徴とする請求項１から請求項９の何れか１項に記載の半導体装置の製造方法。