WO2012027864A1 - 半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims description 53
- 239000013078 crystal Substances 0.000 claims description 30
- 229910052785 arsenic Inorganic materials 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 5
- 239000007943 implant Substances 0.000 claims description 5
- 238000011065 in-situ storage Methods 0.000 claims description 5
- 125000005843 halogen group Chemical group 0.000 claims 3
- 125000004429 atom Chemical group 0.000 claims 1
- 230000007423 decrease Effects 0.000 abstract description 6
- 150000004767 nitrides Chemical class 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 125000001475 halogen functional group Chemical group 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
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Description
半导体结构及其制造方法
技术领域
本发明涉及半导体领域， 更具体地， 涉及一种能够有效增强沟道区应力的源漏区 自对准半导体结构及其制造方法。 背景技术
随着金属氧化物半导体场效应晶体管 （MOSFET) 器件特征尺寸不断减小， 为了 抑制短沟道效应， 防止源漏穿通及增大驱动电流， 必须提高沟道中的掺杂浓度、 减薄 栅介质层厚度。 但同时， 高载流子浓度和高纵向电场也致使载流子的沟道迁移率随特 征尺寸的缩小而不断下降， 进而导致器件饱和驱动电流变小和截止频率降低。
应变沟道技术是提高载流子的迁移率的有效途径之一， 能够进一步改善器件电学 性能。 但是， 由于 MOSFET器件有源区之间的隔离大多采用浅沟槽隔离（STI)结构， 形成 STI后 MOSFET器件要经过一系列例如侵蚀性的清洗、 反应离子刻蚀等工艺， 导致最终形成的 STI的减损， 应力经由侧向界面释放， 应变沟道工程产生的性能改善 效果减弱。
有鉴于此， 需要提供一种新颖的半导体结构及其制作方法， 以进一步增强沟道应 力、 缩减器件尺寸。 发明内容
本发明的目的在于提供一种半导体结构及其制造方法， 以克服上述现有技术中的 问题， 特别是进一步增强 MOSFET的沟道应力。
根据本发明的一方面， 提供了一种半导体结构， 包括： 半导体衬底； 沟道区， 形 成于所述半导体衬底中； 栅极， 包括介质层和导电层， 形成于沟道区上； 源漏区， 位 于所述栅极的两侧； 第一浅沟槽隔离， 嵌于所述半导体衬底中， 且长度方向与所述栅 极长度方向平行； 第二浅沟槽隔离， 位于所述源漏区两侧， 与所述第一浅沟槽隔离相 接； 其中， 所述源漏区包括相对分布于所述栅极的两侧、 且与所述第二浅沟槽隔离邻 接的第一种晶层； 所述第二浅沟槽隔离的上表面高于或持平于所述源漏区的上表面。
可选地， 所述源漏区与栅极自对准。
可选地， 在所述第一种晶层上， 所述第二浅沟槽隔离与源漏区之间通过介质材料 隔离。 可选地， 所述介质材料是 Si3N4。
可选地， 所述源漏区包含使沟道区处于应力之下的应力材料， 对于 p型金属氧化 物半导体场效应晶体管 （pMOSFET), 所述应力材料使沟道区处于压应力之下； 对于 n 型金属氧化物半导体场效应晶体管 （nMOSFET), 所述应力材料使沟道区处于拉应 力之下。
可选地，对于 pMOSFET,所述应力材料为 Si1-xGex，其中 0<χ<1 ;对于 nMOSFET, 所述应力材料为 Si:C。
可选地， 所述 Si1.xGe)^4料中， Ge 的原子百分比的取值范围为 15%-70%； 所述 Si:C材料中， C的原子百分比的取值范围为 0.2%-2%。
可选地， 所述第二浅沟槽隔离的填充介质是 Si3N4。
根据本发明的另一方面， 提供了一种制造半导体结构的方法， 包括： 提供半导体 衬底； 形成第一浅沟槽隔离、 第二浅沟槽隔离； 形成栅极， 包括介质层和导电层， 且 栅极长度方向与第一浅沟槽隔离长度方向平行； 在所述栅极两侧形成源漏区， 所述源 漏区包括相对分布于所述栅极的两侧、 且与所述第二浅沟槽隔离邻接的第一种晶层； 所述第二浅沟槽隔离相对分布于所述源漏区两侧，与所述第一浅沟槽隔离相接，其中， 所述第二浅沟槽隔离的上表面高于或持平于所述源漏区的上表面。
可选地， 形成源漏区的步骤包括： 以所述栅极侧墙和第二浅沟槽隔离侧墙为界， 向下刻蚀所述栅介质层和半导体衬底， 以形成源漏区凹槽； 以所述源漏区凹槽靠近所 述第二浅沟槽隔离的侧壁为第一种晶层， 以所述源漏区凹槽的底部为第二种晶层， 以 所述源漏区凹槽与栅极邻接的部分为第三种晶层， 外延应力材料。
可选地， 在形成源漏区凹槽之前形成栅极之后还包括： 形成源漏延伸区和晕环。 可选地， 对于 pMOSFET, 注入 B、 BF2、 In中一种或其组合形成源漏延伸区； 对 于 nMOSFET, 注入 As、 P中的一种或其组合形成源漏延伸区。
可选地， 对于 pMOSFET, 注入 As、 P 中一种或其组合形成源漏晕环区； 对于 nMOSFET, 注入 B、 BF2、 In中的一种或其组合形成源漏晕环区。
可选地， 对于 pMOSFET , 所述应力材料使沟道区处于压应力之下； 对于 nMOSFET, 所述应力材料使沟道区处于拉应力之下。
可选地， 对于 pMOSFET, 应力材料为 811 -)^6?{以形成压应力， 其中 0<χ<1 ; 对于 nMOSFET, 应力材料为 Si: C以形成拉应力。
可选地， 所述 Si1.xGe!^4料中， Ge 的原子百分比的取值范围为 15%-70%； 所述 Si:C材料中， C的原子百分比的取值范围为 0.2%-2%。
可选地， 在外延应力材料的同时进行源漏区原位掺杂。
可选地， 对于 pMOSFET, 外延 811.)；06)(的同时原位掺杂 B ; 对于 nMOSFET, 外 延 Si:C的同时原位掺杂？。
可选地， 所述第二浅沟槽隔离的填充介质是 Si3N4。
与现有技术相比， 采用本发明提供的技术方案具有如下优点。
根据本发明的实施例， 所形成的第二浅沟槽隔离上表面高于或持平于源漏区上表 面， 能够避免应力由侧向界面释放， 起到增强沟道区应力的作用， 从而提高载流子迁 移率。
此外， 根据本发明的实施例， 能够以与栅极自对准的方式来形成源漏区， 从而能 够防止对准失误， 改善器件性能。 同时， 能够减少器件所用面积， 进而降低制造成本。
进一步， 在源漏区可以形成应力材料， 可采用外延法形成应力材料， 使沟道区处 于应力之下。 如， 在 pMOSFET中， 所述源漏区产生压应力； 在 nMOSFET中， 所述 源漏区产生拉应力。 通过调节器件沟道区中的应力， 可以进一步提高沟道区内载流子 的迁移率。
此外， 根据本发明的实施例， 在源漏区凹槽靠近第二浅沟槽隔离的侧壁处保留有 第一种晶层。 因此， 可以以源漏区凹槽靠近第二浅沟槽隔离的侧壁为第一种晶层， 以 源漏区凹槽的底部为第二种晶层， 以源漏区凹槽与栅极邻接的部分为第三种晶层， 来 外延应力材料， 如， Si Gex， 从而可以改善晶体质量， 在源漏区形成均匀一致的高质 量的单晶， 从而降低源漏寄生电阻。
另外， 浅沟槽隔离介质优选地采用氮化物， 可以减少在后续的工艺处理过程中介 质的损减。
另外， 通过形成源漏延伸区和晕环（HALO ) 区， 有利于进一步抑制短沟道效应。 附图说明
下列图 6-21中所述剖视图均指沿对应的俯视图中给出的剖线 （1 ) 的剖视图。 图 1、 图 2和图 3所示为本发明半导体结构的制造方法实施例中在衬底上形成第 一浅沟槽隔离后的俯视图、 沿剖线 （ΑΑ ' ) 剖视图和沿剖线 （1 Γ ) 剖视图；
图 4和图 5所示为本发明半导体结构的制造方法实施例中在衬底上形成为形成半
导体器件所需的各材料层后的沿剖线 （ΑΑ ' ) 剖视图和沿剖线 （1 ) 剖视图； 图 6和图 7所示为本发明半导体结构的制造方法实施例中图形化栅极的俯视图和 剖视图；
图 8所示为本发明半导体结构的制造方法实施例中刻蚀氧化物层和多晶硅层后的 剖视图；
图 9所示为本发明半导体结构的制造方法实施例中形成氧化物盖帽层和侧墙后的 剖视图；
图 10所示为本发明半导体结构的制造方法实施例中形成第二浅沟槽隔离沟槽后 的剖视图；
图 11和图 12所示为本发明半导体结构的制造方法实施例中形成第二浅沟槽隔离 后的俯视图和剖视图；
图 13和图 14所示为本发明半导体结构的制造方法实施例中去除氧化物盖帽层和 侧墙后的俯视图和剖视图；
图 15所示为本发明半导体结构的制造方法实施例中形成栅极后的结构剖视图； 图 16所示为本发明半导体结构的制造方法实施例中形成栅极侧墙和第二浅沟槽 隔离侧墙后的结构剖视图后的结构剖视图；
图 17所示为本发明半导体结构的制造方法实施例中形成源漏区凹槽后的剖视图； 图 18所示为本发明半导体结构的制造方法实施例中在源漏区外延应力材料后的 剖视图；
图 19所示为本发明半导体结构的制造方法实施例中去除栅极之上的氮化物层后 的剖视图；
图 20和图 21所示为本发明半导体结构的制造方法实施例中形成半导体结构后的 俯视图和剖视图。 具体实施方式
下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。 下面通过参 考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。 虽 然下文中对特定例子的部件和设置进行了描述， 但是， 它们仅仅为示例， 并且目的不
在于限制本发明。
此外， 本发明提供了各种特定工艺和 /或材料的例子， 但是， 本领域普通技术人员 可以意识到的其他工艺和 /或其他材料的替代应用， 显然未脱离本发明要求保护的范 围。 需强调的是， 本文件内所述的各种结构之间的相互关系包含由于工艺或制程的需 要所作的必要的延展， 如， 术语 "持平"意指两平面之间的高度之差在工艺或制程允 许的范围内。
图 1〜21详细示出了根据本发明实施例制作半导体结构的各步骤。 以下， 将参照 这些附图对根据本发明实施例的各个步骤以及由此得到的半导体结构予以详细说明。
首先， 如图 1所示， 提供半导体衬底 1000， 并在半导体衬底上以常规的方法形成 第一浅沟槽隔离 1001。 图 2和图 3分别示出了图 1所示形成有第一浅沟槽隔离 1001的半 导体衬底 1000沿 A-A'线、 1-Γ线的剖视图。 衬底 1000可以是体硅或绝缘体上硅 （SOI)， 也可以是恰当的其他半导体材料， 例如 GaAs等 III-V族化合物半导体材料。
随后， 如图 4和图 5中分别沿 A-A'线、 1-Γ线的剖视图所示， 在半导体衬底 1000上， 顺次形成栅介质层 1002， 导电层 1003 (如， 金属和 /或多晶硅层， 在本发明的该实施例 中为第一多晶硅层）， 氮化物层 1004， 第二多晶硅层 1005， 氧化物层 1006。 这些层例 如可以通过传统的淀积工艺制得。
栅介质层 1002材料可选用 HfO2、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO、 A1203、 La203、 Zr02、 LaAlO中的任一种或其组合。
其中， 栅介质层 1002厚度可为 l~3 nm， 如 2 nm; 第一多晶硅层 （导电层） 1003厚 度可为 50~100 nm，如 60 nm、 70 nm、 80 nm或 90 nm;氮化物层 1004厚度可为 50~70 nm， 如 55 nm、 60 nm或 65 nm;第二多晶硅层 1005厚度可为 100~150 nm，如 110 nm、 120 nm, 130 nm或 140 nm; 氧化物层 1006厚度可为 10~20 nm， 如 15 nm。
之后， 图案化栅极。 具体地， 在氧化物层 1006上旋涂光致抗蚀剂 1007， 在一定温 度下前烘， 随后用栅极所需的掩模图形来曝光、 显影， 再次高温处理后在氧化物层上 形成光致抗蚀剂图形， 如图 6所示。 图 7示出了图 6所示结构沿 1-Γ线的剖视图。 随后， 以光致抗蚀剂 1007为掩模， 刻蚀氧化物层 1006和第二多晶硅层 1005， 所得结构如图 8 所示。 本实施例中可以采用反应离子刻蚀 （RIE ) 法。 刻蚀气体的种类和流量可以依 据待刻蚀材料种类和器件结构而合理地调节。
然后， 采用本领域公知的方法去除光致抗蚀剂 1007， 淀积氧化物层， 所述氧化层 厚度可为 40 100 nm， 如 50 nm、 60 nm, 70 nm、 80 nm或 90 nm。 刻蚀氧化物层形成覆
盖第二多晶硅层 1005顶部的氧化物盖帽层 1008及侧墙 1009， 如图 9所示。 本实施例中 采用反应离子刻蚀。 接着， 如图 10所示， 相对于氧化物选择性刻蚀氮化物层 1004， 刻 蚀第一多晶硅层 1003， 刻蚀栅介质层 1002及一部分半导体衬底 1000， 从而形成用于第 二浅沟槽隔离的沟槽。 本实施例中采用反应离子刻蚀。
如图 11的俯视图以及图 12中沿图 11的 1-Γ线的剖视图所示， 沉积氮化物， 例如
Si3N4， 并回蚀氮化物， 形成第二浅沟槽隔离 1010。
然后， 相对多晶硅和氮化物选择性去除氧化物隔离介质， 即第二多晶硅层 1005顶 部的氧化物盖帽层 1008及侧墙 1009， 如图 13的俯视图和图 14中沿图 13的 1-Γ线的剖视 图所示。
接着， 反应离子刻蚀氮化物 1004; 然后， 相对于栅介质选择性反应离子刻蚀第一 多晶硅层 1003和第二多晶硅层 1005， 所得结构如图 15所示。 本文件内栅极长度是指如 图 15中 "L"所示的长度方向。
优选地，可以通过离子注入来形成针对源漏区的暈环（HALO )和延伸（extension) 结构 （未示出）， 以抑制短沟道效应。 其中， 对于 n型MOSFET (nMOSFET) 进行 As 或 P的离子掺杂， 对于 p型 MOSFET (pMOSFET) 进行 B、 BF2或 In的离子掺杂形成源 漏延伸区。 对于 nMOSFET进行 B、 BF2或 In的离子注入， 对于 pMOSFET进行 As或 P的 离子注入形成源漏晕环区。 之后可以在 900-1100°C下进行尖峰退火激活掺杂杂质。
接着，淀积氮化物如 Si3N4，所述氮化物厚度为 5~150 nm，如 10 nm、 30 nm、 50 nm、 70 nm、 90 nm、 110 001或130 1^1。 并对其进行反应离子刻蚀以形成氮化物隔离介质 1011， 即栅极侧墙及第二浅沟槽隔离侧墙， 该步骤在图 16中示出。
图 17显示了形成源漏凹槽的步骤： 以第二浅沟槽隔离侧墙、 栅极侧墙 1011为界刻 蚀栅介质层 1002和一部分半导体衬底 1000从而形成源漏区所用的凹槽。 本实施例中采 用反应离子刻蚀。 被刻蚀半导体衬底部分的厚度可为 50-150 nm， 如 60 nm、 70 nm、 80 nm、 90 nm、 100 nm、 110 nm、 120 nm、 130 nm或 140 nm。 此外， 从图 17中可见， 由 于第二浅沟槽隔离侧墙 1011的存在， 源漏凹槽与第二浅沟槽隔离 1010之间有一定的间 隙， 这个间隙构成了后面形成源漏应力材料的第一种晶层。 所述第一种晶层的宽度可 为 5-20 nm， 如 10 nm或 15 nm。
接着， 外延形成具有应力的源漏区， 如图 18所示。 在形成的凹槽内通过选择性外 延生长形成应力层以调节沟道应力从而提高器件性能。 具体地， 以上述第一种晶层， 位于所述凹槽底部的第二种晶层以及所述凹槽与栅极邻接的第三种晶层作为晶源外
延生长应力层。 对于 pMOSFET而言， 应力材料可以为 Si1-xGex 向沟道施加压应力， 其中 Ge的原子百分比的取值范围例如为 15 %至 70%， 如 30%、 40%、 50%或 60%。 优 选地， 如果需要， 也可在外延 Si1-xGex的同时原位掺杂硼。 对于 nMOSFET而言， 应力 材料可以为 Si:C以向沟道施加拉应力，其中 C的原子百分比的取值范围例如为 0.2%至 2 %。 优选地， 如果需要， 也可在 Si:C中原位掺杂磷或砷。 根据本发明的该实施例， 源 漏区包括第一种晶层、 第二种晶层、 第三种晶层以及应力材料。
然后， 通过反应离子刻蚀去除氮化物层 1004， 暴露出栅极的顶部， 也即暴露出第 一多晶硅层 1003, 如图 19所示。 此外， 也可以同时去除氮化物层 1004和氮化物隔离介 质 1011， 即栅极侧墙及第二浅沟槽隔离侧墙。
之后， 形成金属硅化物 1013， 如图 20的俯视图以及图 21中沿图 20的 1-Γ线的剖视 图所示。 使用传统方法在源漏区 1012以及栅极导电层 （第一多晶硅层 1003 ) 上形成金 属硅化物 1013， 例如 NiPtSi。 这可以采用如下方法： 先溅射形成薄层 NiPt, 300-500°C 下快速热退火形成硅化物 NiPtSi, 随后选择性湿法刻蚀去除未反应的金属， 再次快速 热退火， 形成低阻态的硅化物 1013。
至此形成了根据本发明实施例的半导体结构， 如图 21所示。 该半导体结构包括： 半导体衬底 1000; 沟道区， 形成于所述半导体衬底上； 栅极， 包括介质层 1002和导电 层 1003， 形成于沟道区上； 源漏区 1012， 位于所述栅极的两侧； 第一浅沟槽隔离 1001， 嵌于所述半导体衬底 1000中， 且长度方向与所述栅极长度方向平行； 第二浅沟槽隔离 1011， 位于所述源漏区 1012两侧， 与所述第一浅沟槽隔离相接； 所述源漏区包括相对 分布于所述栅极的两侧、 且与所述第二浅沟槽隔离邻接的第一种晶层； 其中， 所述第 二浅沟槽隔离 1011的上表面高于或持平于所述源漏区 1012的上表面。
可选地， 所述源漏区 1012与栅极自对准。
可选地， 在所述第一种晶层上， 所述第二浅沟槽隔离 1011与源漏区 1012之间通过 介质材料隔离。
可选地， 所述介质材料是 Si3N4。
可选地， 所述源漏区 1012包含使沟道区处于应力之下的应力材料， 对于 pMOSFET, 所述应力材料使沟道区处于压应力之下； 对于 nMOSFET, 所述应力材料 使沟道区处于拉应力之下。
可选地， 对于 pMOSFET, 所述应力材料为 Si1-xGex， 其中 0<χ<1 ; 对于 nMOSFET, 所述应力材料为 Si:C。
可选地， 所述 Si1-xGe^4料中， Ge的原子百分比的取值范围为 15%-70%； 所述 Si: C材料中， C的原子百分比的取值范围为 0.2%-2%。
可选地， 所述第二浅沟槽隔离的填充介质是 Si3N4。
本发明的实施例中， 第二浅沟槽隔离 1010的上表面高于或持平于源漏 1012的上表 面， 从而避免了源漏区的应力向外扩散， 这增强了器件的沟道应力、 提高了载流子迁 移率并因此提升了器件性能。
通过与栅极自对准的方式形成源漏区， 能够防止对准失误， 改善器件性能。 同时， 能够减少器件所用面积， 进而降低制造成本。
进一步， 在所述源漏区形成应力材料， 可采用外延法形成所述应力材料， 使沟道 区处于应力之下。 例如， 在 pMOSFET中， 所述源漏区产生压应力； 在 nMOSFET中， 所述源漏区产生拉应力。 调节器件沟道区中的应力， 从而进一步提高沟道区内载流子 的迁移率。
此外， 以源漏区凹槽靠近所述第二浅沟槽隔离的侧壁为第一种晶层， 以源漏区凹 槽的底部为第二种晶层， 以所述源漏区凹槽与栅极邻接的部分为第三种晶层外延应力 材料， 如， Si XGex， 可以改善晶体质量， 在源区形成均匀一致的高质量的单晶， 从而 降低源漏寄生电阻。
浅沟槽隔离介质优选地采用氮化物， 可以减少在后续的工艺处理过程中介质的损 减。
另外， 可以形成源漏延伸区和晕环（HALO ) 区， 有利于进一步抑制短沟道效应。 在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法 并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替换和修改， 这些替换和 修改都应落在本发明的范围之内。
Claims
1. 一种半导体结构， 包括- 半导体衬底；
沟道区， 形成于所述半导体衬底中；
栅极， 包括介质层和导电层， 形成于所述沟道区上方；
源漏区， 位于所述栅极的两侧；
第一浅沟槽隔离，嵌于所述半导体衬底中，且长度方向与所述栅极长度方向平行; 第二浅沟槽隔离， 位于所述源漏区两侧， 与所述第一浅沟槽隔离相接， 其中， 所述源漏区包括相对分布于所述栅极的两侧、 且与所述第二浅沟槽隔离邻 接的第一种晶层， 所述第二浅沟槽隔离的上表面高于或持平于所述源漏区的上表面。
2. 根据权利要求 1所述的半导体结构， 其中， 所述源漏区与栅极自对准。
3. 根据权利要求 1所述的半导体结构， 其中， 在所述第一种晶层上， 所述第二浅 沟槽隔离与源漏区之间通过介质材料隔离。
4. 根据权利要求 3所述的半导体结构， 其中， 所述介质材料是 Si3N4。
5. 根据权利要求 1所述的半导体结构， 其中， 所述源漏区包含向沟道区施加应力 的应力材料， 对于 p型金属氧化物半导体场效应晶体管 pMOSFET, 所述应力材料向 沟道区施加压应力； 对于 n型金属氧化物半导体场效应晶体管 nMOSFET, 所述应力 材料向沟道区施加拉应力。
6. 根据权利要求 5所述的半导体结构， 其中， 对于 pMOSFET, 所述应力材料为 Si,-xGex, 其中 0<χ<1 ; 对于 n OSFET, 所述应力材料为 Si:C。
7. 根据权利要求 6所述的半导体结构， 其中， 所述 Si^Ge;^4料中， Ge的原子百 分比的取值范围为 15%-70%; 所述 Si:C 材料中， C 的原子百分比的取值范围为 0.2%-2%。
8. 根据权利要求 1所述的半导体结构， 其中， 所述第二浅沟槽隔离的填充介质是 Si3N4。
9. 一种半导体结构的制造方法， 其特征在于， 包括：
提供半导体衬底；
形成第一浅沟槽隔离、 第二浅沟槽隔离； 形成栅极， 包括介质层和导电层， 且栅极长度方向与第一浅沟槽隔离长度方向平 行；
在所述栅极两侧形成源漏区， 所述源漏区包括相对分布于所述栅极的两侧、 且与 所述第二浅沟槽隔离邻接的第一种晶层；
所述第二浅沟槽隔离相对分布于所述源漏区两侧， 与所述第一浅沟槽隔离相接， 其中， 所述第二浅沟槽隔离的上表面高于或持平于所述源漏区的上表面。
10. 根据权利要求 9所述的方法， 其特征在于， 形成源漏区的步骤包括： 以所述栅极的侧墙和第二浅沟槽隔离的侧墙为界， 向下刻蚀所述栅介质层和半导 体衬底， 以形成源漏区凹槽；
以所述第一种晶层， 以所述源漏区凹槽的底部为第二种晶层， 以所述源漏区凹槽 与栅极邻接的部分为第三种晶层， 外延应力材料。
11. 根据权利要求 10所述的方法， 其中， 在形成源漏区凹槽之前形成栅极之后还 包括： 形成源漏延伸区和晕环。
12. 根据权利要求 11所述的方法， 其中， 对于 p型金属氧化物半导体场效应晶体 管 pMOSFET, 注入 B、 BF2、 In中一种或其组合形成源漏延伸区； 对于 n型金属氧化 物半导体场效应晶体管 nMOSFET, 注入 As、 P中的一种或其组合形成源漏延伸区。
13. 根据根据权利要求 11所述的方法， 其中， 对于 pMOSFET, 注入 As、 P中一 种或其组合形成源漏晕环区； 对于 nMOSFET, 注入 B、 BF2、 In中的一种或其组合形 成源漏晕环区。
14. 根据权利要求 10所述的方法， 其中， 对于 pMOSFET, 所述应力材料向沟道 区施加压应力； 对于 nMOSFET, 所述应力材料向沟道区施加拉应力。
15. 根据权利要求 14所述的方法，其中，对于 pMOSFET，所述应力材料为 Si1-xGex， 其中 0<χ<1 ; 对于 nMOSFET, 所述应力材料为 Si:C。
16. 根据权利要求 15所述的方法， 其中， 所述 Si1-xGex材料中， Ge的原子百分比 的取值范围为 15%-70%; 所述 Si:C材料中， C的原子百分比的取值范围为 0.2%-2%。
17. 根据权利要求 10所述的方法， 其中， 在外延应力材料的同时进行源漏区原位 掺杂。
18. 根据权利要求 17所述的方法， 其中， 对于 pMOSFET, 外延 Si1-xGex的同时 原位掺杂 B; 对于 nMOSFET, 外延 Si:C的同时原位掺杂 P。
19. 根据权利要求 9所述的方法，其中，所述第二浅沟槽隔离的填充介质是 Si3N4。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/062,733 US8633522B2 (en) | 2010-08-31 | 2010-09-20 | Semiconductor structure and method for fabricating the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010269260 CN102386226B (zh) | 2010-08-31 | 2010-08-31 | 半导体结构及其制造方法 |
| CN201010269260.0 | 2010-08-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2012027864A1 true WO2012027864A1 (zh) | 2012-03-08 |
Family
ID=45772062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/CN2010/001446 WO2012027864A1 (zh) | 2010-08-31 | 2010-09-20 | 半导体结构及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102386226B (zh) |
| WO (1) | WO2012027864A1 (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103779224A (zh) | 2012-10-23 | 2014-05-07 | 中国科学院微电子研究所 | Mosfet的制造方法 |
| JP2016514905A (ja) * | 2013-03-29 | 2016-05-23 | インテル・コーポレーション | 延在された凹部スペーサおよび複数のソース／ドレイン領域を有するトランジスタアーキテクチャおよびその製造方法 |
| CN104637879A (zh) * | 2013-11-06 | 2015-05-20 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制备方法 |
| CN104409410A (zh) * | 2014-11-19 | 2015-03-11 | 上海华力微电子有限公司 | 改善浅沟槽隔离边缘SiC应力性能的方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101777565B (zh) * | 2009-12-30 | 2012-09-05 | 复旦大学 | 一种自供电低功耗集成电路芯片及其制备方法 |
-
2010
- 2010-08-31 CN CN 201010269260 patent/CN102386226B/zh active Active
- 2010-09-20 WO PCT/CN2010/001446 patent/WO2012027864A1/zh active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| CN102386226A (zh) | 2012-03-21 |
| CN102386226B (zh) | 2013-08-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| WWE | Wipo information: entry into national phase |
Ref document number: 13062733 Country of ref document: US |
|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
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|
| NENP | Non-entry into the national phase |
Ref country code: DE |
|
| 122 | Ep: pct application non-entry in european phase |
Ref document number: 10856552 Country of ref document: EP Kind code of ref document: A1 |