CN101241932A - 金属氧化物半导体装置 - Google Patents

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Abstract

本发明提供一种金属氧化物半导体装置，包括：半导体基底，具有顶部表面；栅极叠层，位于该半导体基底上方；以及应激物，位于该半导体基底之中且邻接于该栅极叠层，其中该应激物至少包括具有第一顶部表面的第一部分，且该第一顶部表面低于该半导体基底的顶部表面。本发明可以很容易地应用于形成NMOS装置，并且对应的接触蚀刻停止层具有高拉伸应力。

Description

金属氧化物半导体装置
技术领域
本发明有关于一种半导体装置，特别有关于一种具有应激物(stressor)的金属氧化物半导体装置(metal oxide semiconductor；MOS)的结构及其制造方法。
背景技术
过去几十年以来，随着例如金属氧化物半导体装置等半导体装置的尺寸及固有的图案的缩小，已经能够在集成电路的速度、性能、密度及单位功能的成本方面持续地改进。根据金属氧化物半导体装置的设计以及金属氧化物半导体装置固有的特性之一，调整金属氧化物半导体装置的栅极下方、位于源极及漏极之间的沟道区域的长度，来改变与沟道区域有关的阻值，能够影响金属氧化物半导体装置的性能。特别是，缩短沟道区域的长度会降低金属氧化物半导体装置的源极-漏极的阻值，而假设其它参数保持在相对的固定值，当施加足够的电压于金属氧化物半导体装置的栅极时，可以增加源极与漏极之间的电流量。
为了更进一步提升金属氧化物半导体装置的性能，可以导入应激物于金属氧化物半导体装置的沟道区域来提高载流子的迁移率(carrier mobility)。通常，最好在n型金属氧化物半导体装置(NMOS装置)源极-漏极方向的沟道区域产生拉伸应力(tensile stress)，在p型金属氧化物半导体装置(PMOS装置)源极-漏极方向的沟道区域则最好是产生压缩应力(compressive stress)。
常用于施加压缩应力于PMOS装置的沟道区域的方式为，在源极及漏极区域生长锗化硅应激物(SiGe stressor)，此方法一般包括下列步骤：形成栅极叠层于半导体基底；在栅极叠层的侧壁形成栅极间隙壁(gate spacer)；沿着上述栅极间隙壁在半导体基底之中形成凹陷部；在上述凹陷部外延生长锗化硅应激物；以及进行退火(annealing)。锗化硅应激物会施加压缩应力于沟道区域上，此沟道区域是位于源极锗化硅应激物以及漏极锗化硅应激物之间。类似地，可形成例如SiC应激物等能够产生拉伸应力的应激物于NMOS装置。
在金属氧化物半导体装置的沟道区域应用应激物会明显地改进金属氧化物半导体装置的性能，因此，形成应激物会成为普遍的做法，而由于应力的程度与金属氧化物半导体装置的驱动电流之间有直接的关联性，目前已开发出许多新的方法和结构，以更进一步增加应力的程度。本发明提供一种新的金属氧化物半导体装置的结构，以适应新开发出的材料与技术。
发明内容
根据上述目的，本发明实施例之一提供一种金属氧化物半导体装置，包括：半导体基底，具有顶部表面；栅极叠层，位于该半导体基底上方；以及应激物，位于该半导体基底之中且邻接于该栅极叠层，其中该应激物至少包括具有第一顶部表面的第一部分，且该第一顶部表面低于该半导体基底的顶部表面。
本发明另一实施例提供一种金属氧化物半导体装置，包括：半导体基底；栅极叠层，位于该半导体基底的上方，其中该栅极叠层与该半导体基底之间具有界面；栅极间隙壁，位于该栅极叠层的侧壁；锗化硅应激物，位于该半导体基底之中，其中该锗化硅应激物具有第一顶部表面，其大体上低于该界面，并且其中该第一顶部表面的内部末端大体上对准该栅极间隙壁的外部的侧壁；以及接触蚀刻停止层，位于该锗化硅应激物、该栅极间隙壁与该栅极叠层的上方，其中该接触蚀刻停止层具有固有的压缩应力。
本发明又一实施例提供一种半导体结构的形成方法，包括：提供半导体基底；形成栅极叠层于该半导体基底的上方，其中该半导体基底与该栅极叠层之间具有界面；形成第一栅极间隙壁于该栅极叠层的侧壁；形成凹陷部于该半导体基底之中，其中该凹陷部大体上对准该第一栅极间隙壁的外部边缘；形成锗化硅应激物于该凹陷部之中，其中该锗化硅应激物的第一顶部表面大体上低于该界面；以及；在该锗化硅应激物、该第一栅极间隙壁及该栅极叠层的上方形成接触蚀刻停止层，其中该接触蚀刻停止层具有固有的压缩应力。
本发明可以很容易地应用于形成NMOS装置，并且对应的接触蚀刻停止层具有高拉伸应力。
附图说明
图1显示传统的PMOS装置。
图2显示本发明的实施例。
图3及图4为锗化硅应激物的厚度与标准化应力的仿真关系图。
图5至图10为本发明第一实施例的中间工艺剖面图。
图11为本发明第二实施例的剖面图，其中栅极间隙壁分别只包括间隙壁衬层。
图12至图15为本发明第三实施例的中间工艺剖面图。
其中，附图标记说明如下：
2～半导体基底
4～锗化硅应激物
6～顶部表面
10～栅极介电层
12～应力接触蚀刻停止层
20～半导体基底
24～浅沟槽隔离物区域
26～栅极介电层
28～栅极电极
30～浅掺杂源极/漏极区域
34～栅极间隙壁
341～氮化层
342～氧化物衬层
36～凹陷部
40～锗化硅应激物
44～锗化硅应激物的顶部表面
46～界面
50～深源极/漏极区域
52～金属硅化物区域
54～接触蚀刻停止层
58～栅极间隙壁
R～凹陷距离
D1～凹陷部的深度
具体实施方式
本发明优选实施例的制造与使用的说明详述如下，然而，可以理解的是，本发明提供许多可应用的发明概念并于特定的描述中广泛地具体说明。这些实施例仅以特定的附图阐述本发明的制造与使用，但不用以限制本发明的范围。
图1显示传统的P型金属氧化物半导体(p-type metal oxidesemiconductor；PMOS)装置，其包括形成于半导体基底2之中的锗化硅(SiGe)应激物4。通常，为了增加施加于PMOS装置的沟道区域的应力，锗化硅应激物4的顶部表面会高于半导体基底2的顶部表面6，顶部表面6也是介于半导体基底2以及栅极介电层10之间的界面。
将应力施加于MOS装置的沟道区域的方式例如为，通过例如形成于源极和漏极区域(也称为源极/漏极区域)的应激物或应力接触蚀刻停止层(stressed contact etch stop layer；CESL)。在先前的MOS装置中，应力接触蚀刻停止层具有固有的拉伸应力(inherent tensile stress)，因而会施加不当的拉伸应力于PMOS装置的沟道区域，凸出的锗化硅应激物4可预防应力接触蚀刻停止层12太过于靠近对应的沟道区域，因此有可能降低由应力接触蚀刻停止层12施加的不适当拉伸应力。再者，相较于较薄的锗化硅应激物，较厚的锗化硅应激物4可能会施加较大的应力于沟道区域。
近年来，应力接触蚀刻停止层也被用来施加想要的应力于MOS装置的沟道区域，其中应力接触蚀刻停止层之中的应力的形成是通过选择适当的材料或者通过适当的形成工艺，因此，MOS装置的其它构件必须随之进行对应的改变，以进一步改进MOS装置的性能。
发明人已研究锗化硅应激物的厚度，来显示锗化硅应激物的厚度以及沟道区域的应力之间的关系。图2显示PMOS结构的一个例子，也是本发明的实施例，发明人已针对此实施例进行仿真。此示范性的PMOS装置包括半导体基底20、栅极介电层26以及栅极电极28。锗化硅应激物40形成于半导体基底20的凹陷部(recess)之中。此凹陷部的深度D1大约为
Figure A20071011014100081
锗化硅应激物40的厚度为T，接触蚀刻停止层54形成于锗化硅应激物40以及栅极电极28的上方，其中接触蚀刻停止层54的厚度大约为
Figure A20071011014100082
并且具有固有的压缩应力大约为2.8GPa。
图3显示仿真的结果，其中标准化的沟道应力(normalized channel stress)为锗化硅应激物40的厚度T的函数。由于凹陷部的深度D1大约为
Figure A20071011014100083
当厚度T小于大约
Figure A20071011014100084
时，锗化硅应激物40会凹入半导体基底20的顶部表面46之下(请参照图3)，相反地，如果当厚度T大于大约
Figure A20071011014100085
时，锗化硅应激物40会凸出于半导体基底20的顶部表面46之上，而使最后的PMOS结构与图1所示的结构类似。值得注意的是，当厚度T大约等于
Figure A20071011014100086
时，表示锗化硅应激物40的顶部表面会凹陷且低于顶部表面46大约
Figure A20071011014100087
的距离R(请参照图2)，沟道区域的压缩应力具有很大的量值。当厚度T增加时，沟道的应力会稳定地降低，这表示比起具有凹陷的锗化硅区域的MOS装置，具有凸出的锗化硅区域的MOS装置的沟道区域实际上具有较低的应力。
如图3所示的结果可能与应力接触蚀刻停止层施加的应力有关。沟道应力包括由锗化硅应激物40施加的第一部分以及由接触蚀刻停止层54施加的第二部分。第一以及第二部分必须加以平衡以达成最理想的结果。由于接触蚀刻停止层54的应力高达2.8GPa，如果锗化硅应激物40凹陷时，虽然沟道应力的第一部分降低时，第二部分会增加，足以补偿且大于第一部分所损失部分，因此，整体的应力会增加。
可以理解的是，最理想的凹陷距离R与许多因素有关，例如锗化硅应激物40的固有的应力、接触蚀刻停止层54的固有的应力以及接触蚀刻停止层54的厚度。图4显示另一仿真的结果，其中，除了进行仿真的样品MOS装置的接触蚀刻停止层54的厚度为
Figure A20071011014100088
之外，其余与图3所示的PMOS装置类似。如本领域技术人员所知，即使较厚的接触蚀刻停止层以及较薄的接触蚀刻停止层两者固有的应力相同，较薄的接触蚀刻停止层对于沟道区域施加应力的能力比起较厚的接触蚀刻停止层还要小。仿真的结果显示最大的沟道应力发生在厚度T大约
Figure A20071011014100089
与大约
Figure A200710110141000810
之间的范围，这意谓着锗化硅应激物40的顶部表面大体上等高或者略高于半导体基底20的顶部表面46的情况。这有可能是如果锗化硅应激物40凹入半导体基底20的顶部表面时，因为接触蚀刻停止层54施加应力的能力较小，虽然沟道应力的第一部分会降低，而沟道应力的第二部分会增加，然而第二部分增加的程度无法补偿第一部分降低的程度。这可以解释为锗化硅应激物40的顶部表面最理想的位置与接触蚀刻停止层54的厚度及固有的应力以及有关联，并且具有较大的固有应力及/或较大厚度的接触蚀刻停止层，需要较小的厚度的锗化硅区域，换言之，需要凹陷的锗化硅区域。因此，为了决定最理想的凹陷距离R，首先必须决定接触蚀刻停止层54的固有的应力及接触蚀刻停止层的厚度。
基于上述的发现，本发明实施例提供一种用来提升MOS装置的沟道区域应力的方法。图5至图10为本发明第一实施例的中间工艺剖面图。以下描述本发明各种实施例，在各个实施例之中，相同的符号代表相同的元件。
图5至图10为本发明第一实施例的中间工艺剖面图。请参照图5，提供半导体基底20，在实施例中，半导体基底20包括整体硅(bulk silicon)，另一实施例中，半导体基底20包括III族、VI族及/或V族元素。半导体基底20也可能具有例如绝缘体上覆硅(silicon-on-insulator；SOI)的复合结构。形成浅沟槽隔离物区域24于半导体基底20之中以隔离用来形成各种元件的主动区域，如本领域技术人员所知，形成浅沟槽隔离物区域24的方式法为：蚀刻半导体基底20以形成一凹陷处，接着填入例如高密度等离子体氧化物的介电材料于此凹陷处之中以形成浅沟槽隔离物区域24。
形成包括栅极介电层26以及栅极电极28的栅极叠层于半导体基底20的上方，栅极介电层26可包括常用的氧化物、氮化物、氮氧化物或其组合。栅极电极28可包括掺杂多晶硅、金属、金属硅化物、金属氮化物或其组合。如本领域技术人员所知，栅极介电层26以及栅极电极28的形成方式优选为，沉积栅极电极层于栅极介电层上，然后图案化上述栅极电极层以及上述栅极介电层。
接着，形成浅掺杂源极/漏极区域30，优选为掺杂p型杂质，如图5所示。上述栅极电极28用来作为掩模，使得浅掺杂源极/漏极区域30大体上对准栅极电极28的边缘。也可以利用掺杂n型杂质以形成环状(halo)及/或袋状(pocket)区域(图未显示)。
图6显示栅极间隙壁34的形成。如本领域技术人员所知，为了形成栅极间隙壁34，首先可形成栅极间隙壁层，在实施例中，栅极间隙壁层包括形成于氧化层上方的氮化层，另一实施例中，栅极间隙壁层可包括单一层或两层或超过两层，每一层分别包括氧化硅层、氮化硅层、氮氧硅化合物层及/或其它介电材料。上述栅极间隙壁层可使用一般的方法来形成，例如等离子体加强式化学气相沉积法、低压化学气相沉积法、次常压(sub-atmospheric)化学气相沉积法或类似的方法。
接着图案化栅极间隙壁层以形成栅极间隙壁34，其中可利用湿蚀刻或干蚀刻来进行图案化，以去除栅极间隙壁层水平的部分，而留下的部分形成栅极间隙壁34。在具体实施例中，栅极间隙壁层包括氮化层位于氧化层上方的结构，因此栅极间隙壁34各包括氧化物衬层342以及上方的氮化层341。
如图7所示，通过等向性(isotropically)或非等向性(anisotropically)蚀刻方式，沿着栅极间隙壁34的边缘形成凹陷部36，在90纳米的技术中，凹陷部36优选的深度大约介于
Figure A20071011014100101
与
Figure A20071011014100102
之间，优选为介于大约
Figure A20071011014100103
至
Figure A20071011014100104
之间。本领域技术人员可理解，说明书中提及用来形成集成电路的尺寸会根据元件尺寸的大小而改变。
图8显示外延区域40的形成，外延区域40又称为锗化硅应激物40。优选地，锗化硅应激物40可利用选择外延生长方式来外延生长于凹陷部36之中。在具体实施例中，锗化硅应激物40是利用等离子体加强式化学气相沉积法于反应室中形成，形成锗化硅应激物40的前驱物(precursor)包括含硅气体以及含锗气体，分别例如SiH4以及GeH4。
在优选实施例中，锗化硅应激物40的顶部表面44凹陷于半导体基底20与栅极介电层26之间的界面46之下，其中界面46与半导体基底20的顶部表面等高。也可以在进行锗化硅应激物40外延生长的同时，掺入例如硼等p型杂质。凹陷距离R可以是大于
Figure A20071011014100105
优选为
Figure A20071011014100106
更优选为介于
Figure A20071011014100107
至
Figure A20071011014100108
之间。可以理解的是，最理想的凹陷距离R与后续步骤形成的接触蚀刻停止层所施加的应力有关，具有较大的固有应力及/或较大厚度的接触蚀刻停止层可能需要较大的凹陷距离R。相反地，为了得到最理想的沟道应力，如果接触蚀刻停止层的固有应力小及/或厚度小，则需要调整锗化硅应激物40的顶部表面44，以小的凹陷距离R，或者甚至可能需要凸出于半导体基底20的顶部表面46。
如图9所示，进行离子植入以形成深源极/漏极区域50，优选地，深源极/漏极区域50可利用植入p型杂质来形成。
图9亦显示金属锗硅化物52的形成，此金属锗硅化物52也称为金属硅化物区域52，如本领域技术人员所知，金属硅化物区域52的形成方式为，毯覆式沉积方式(blanket depositing)以形成金属薄层，此金属薄层例如为镍、铂、钴或其组合。然后将半导体基底20加热，使得硅与锗与金属接触的部分产生反应，而在硅/锗与金属之间形成一层金属硅化物及/或金属锗硅化物。然后，利用可侵蚀金属但不侵蚀金属硅化物及/或金属锗硅化物的蚀刻液来选择性地去除未参予反应的金属。
图10显示接触蚀刻停止层54的形成，上述接触蚀刻停止层54包括例如氮化硅、碳化硅、氮氧硅化物、碳氧硅化物或其组合。形成的工艺可调整为在接触蚀刻停止层54会产生高压缩应力(compressive stress)。优选者，压缩应力大于大约1GPa，更优选大于2GPa。接触蚀刻停止层54的厚度优选大于
Figure A20071011014100111
使得接触蚀刻停止层54对于MOS装置的沟道区域能够施加较高的应力。
图11显示本发明第二实施例的剖面图，除了在进行图8或图9所示的工艺步骤之后去除栅极间隙壁341以外，第二实施例与第一实施例类似。比起图10所示的PMOS装置，图11所示的PMOS装置的接触蚀刻停止层54较接近沟道区域，因此，图11所示的PMOS装置的接触蚀刻停止层54施加的压缩应力会增加。
图12至图15为本发明第三实施例的中间工艺剖面图。第三实施例的起始步骤与结构大致上与图5至图7相同，接下来，请参照图12，形成锗化硅应激物40，优选地，锗化硅应激物40的顶部表面大体上与界面46等高，另一实施例中，锗化硅应激物40的顶部表面略高于或略低于界面46。接着，去除在此实施例中用来作为虚置间隙壁(dummy spacer)的栅极间隙壁34，去除栅极间隙壁34所形成的结构如图13所示。优选地，栅极间隙壁34为薄间隙壁，其厚度小于
Figure A20071011014100112
如图14所示，形成栅极间隙壁58，优选地，栅极间隙壁58的厚度大于去除掉的栅极间隙壁34(请参阅图14)，虽然厚度的差值会随着形成的元件尺寸而改变，但是栅极间隙壁34以及栅极间隙壁58厚度的差值优选为介于大约
Figure A20071011014100121
与大约
Figure A20071011014100122
之间。因此，栅极间隙壁58会覆盖一部分的锗化硅应激物40，而在后续的步骤中，使锗化硅应激物40露出的部分凹陷于半导体基底20的顶部表面，其中凹陷距离R大致上与图9所示的凹陷距离R相同。然后，形成深源极/漏极区域50，再形成金属硅化物区域52以及接触蚀刻停止层54，如图15所示。本实施例的接触蚀刻停止层54与第一实施例与第二实施例的同样具有高压缩应力。
虽然上述的段落是以在PMOS装置之中使用锗化硅应激物为例，但本领域技术人员可以理解，本发明的概念可以很容易地应用于形成NMOS装置。除了锗化硅应激物40具有比半导体基底20还小的晶格常数的半导体材料(例如SiC)以外，NMOS装置的结构与图10、图11及图15所示的MOS装置类似。因此，植入例如磷及/或砷的n型杂质于半导体基底20，以形成浅掺杂源极/漏极区域30及深源极/漏极区域50，所以，对应的接触蚀刻停止层54具有高拉伸应力。
虽然本发明已以优选实施例公开如上，然其并非用以限制本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可做些许变更与修饰，因此本发明的保护范围当视后附的权利要求书所界定的范围为准。

Claims (18)

1. 一种金属氧化物半导体装置，包括：
半导体基底，具有顶部表面；
栅极叠层，位于该半导体基底上方；以及
应激物，位于该半导体基底之中且邻接于该栅极叠层，其中该应激物至少包括具有第一顶部表面的第一部分，且该第一顶部表面低于该半导体基底的顶部表面。
2. 如权利要求1所述的金属氧化物半导体装置，其中该第一顶部表面低于该半导体基底的顶部表面超过大约50
Figure A2007101101410002C1
。
3. 如权利要求1所述的金属氧化物半导体装置，其中该金属氧化物半导体装置为p型金属氧化物半导体装置，且该应激物包括硅锗。
4. 如权利要求1所述的金属氧化物半导体装置，其中该金属氧化物半导体装置为n型金属氧化物半导体装置，且该应激物包括碳化硅。
5. 如权利要求1所述的金属氧化物半导体装置，其中该应激物具有大体上平坦的顶部表面。
6. 如权利要求1所述的金属氧化物半导体装置，其中该应激物还包括具有第二顶部表面的第二部分，该第二顶部表面高于该第一顶部表面，并且其中该第二部分位于该栅极叠层的侧壁的栅极间隙壁的正下方，且该第一顶部表面与上方的金属硅化物区域接触。
7. 如权利要求6所述的金属氧化物半导体装置，其中该第一顶部表面低于该第二顶部表面超过大约50
Figure A2007101101410002C2
。
8. 如权利要求1所述的金属氧化物半导体装置，还包括接触蚀刻停止层，位于该应激物与该栅极叠层的上方，其中该接触蚀刻停止层的固有的应力具有大于约1GPa的量值。
9. 如权利要求8所述的金属氧化物半导体装置，其中该接触蚀刻停止层的厚度大于约100
Figure A2007101101410002C3
。
10. 如权利要求1所述的金属氧化物半导体装置，还包括：
间隙壁衬层，位于该栅极叠层的侧壁，其中该间隙壁衬层的部分延伸于该半导体基底的上方；以及
接触蚀刻停止层，位于该间隙壁衬层之上，并直接接触该间隙壁衬层。
11. 一种金属氧化物半导体装置，包括：
半导体基底；
栅极叠层，位于该半导体基底的上方，其中该栅极叠层与该半导体基底之间具有界面；
栅极间隙壁，位于该栅极叠层的侧壁；
锗化硅应激物，位于该半导体基底之中，其中该锗化硅应激物具有第一顶部表面，其大体上低于该界面，并且其中该第一顶部表面的内部末端大体上对准该栅极间隙壁的外部的侧壁；以及
接触蚀刻停止层，位于该锗化硅应激物、该栅极间隙壁与该栅极叠层的上方，其中该接触蚀刻停止层具有固有的压缩应力。
12. 如权利要求11所述的金属氧化物半导体装置，其中该接触蚀刻停止层的固有的压缩应力大于约1GPa。
13. 如权利要求11所述的金属氧化物半导体装置，其中该接触蚀刻停止层的厚度大于约100
Figure A2007101101410003C1
。
14. 如权利要求11所述的金属氧化物半导体装置，其中该锗化硅应激物的第一顶部表面低于该界面超过大约50
Figure A2007101101410003C2
。
15. 如权利要求11所述的金属氧化物半导体装置，其中该间隙壁衬层为L形。
16. 如权利要求11所述的金属氧化物半导体装置，其中该锗化硅应激物还包括额外的部分，位于该栅极间隙壁的正下方，并且其中该额外的部分具有第二顶部表面，高于该第一顶部表面。
17. 如权利要求16所述的金属氧化物半导体装置，其中该锗化硅应激物的第二顶部表面与该界面大体上等高。
18. 如权利要求16所述的金属氧化物半导体装置，其中该第一顶部表面与金属硅化物接触，且该第二顶部表面与该栅极间隙壁接触。
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