JP6440600B2 - 集積回路のトランジスタ構造 - Google Patents

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Description

本発明は、集積回路に関し、特に、半導体トランジスタ構造のシリコンゲルマニウム(SiGe)ソースドレインストレッサに関するものである。
歪み制御(strain engineering)がデバイスの性能を高めるために、半導体製造に用いられている。トランジスタチャネルの歪みを変調することにより、電子移動度(または正孔移動度)が向上し、よってチャネルの導電率が向上するという性能上の利益が得られる。
CMOS技術では、PMOSとNMOSは、異なる種類の歪みに対して異なる反応をする。特に、PMOSのパフォーマンスは、圧縮歪みをチャネルに加えることで最適化され、NMOSは引っ張り歪みから利益を受ける。シリコンとゲルマニウムの任意のモル比から構成されるSiGe(Si1−XGe)は、CMOSトランジスタの歪みシリコンの歪み誘導層として集積回路(ICs)の半導体材料として通常用いられる。
歪みシリコンは、シリコン原子が正常な原子間距離を超えて延伸されたシリコン層である。これは、例えばシリコン層をシリコンゲルマニウム(SiGe)の基板上に配置することによって達成されることができる。シリコン層の原子が、バルクシリコン結晶の原子から更に離れて配置された、下方のシリコンゲルマニウム層の原子と位置合わせされることで、シリコン原子間の結合は、延伸され、歪みシリコンとなる。
現在、PMOS歪みは、ソース/ドレイン領域をアンダーカットし、アンダーカット領域にSiGe膜をエピタキシャル成長させることで実現される。SiGe膜のより大きな格子定数は、単軸歪みをSiチャネルに提供する。Geの濃度が高いほど、歪みが大きく、性能がよくなる。しかし、SiGe膜内へのGeの取り込みは、エピタキシャルプロセスによって制限される。非常に高いGeの濃度のSiGe膜は、表面処理(surface preparation)、用いられる前駆体と、成長条件に非常に敏感である従来のエピタキシャル方法を用いて実現するのが難しい。増え続けるGeの濃度の要求を満たし、エピタキシャル成長とともにPMOSのSiGeのソース/ドレイン(S/D)のためのSiGeプロファイルの適当な制御を維持することは難しい。
SiGeストレッサの形成方法と集積回路のトランジスタ構造を提供する。
本発明は、ソース領域とドレイン領域間にチャネルを有する半導体基板上のソース領域とドレイン領域の少なくとも1つに第1SiGe層を堆積するステップ、及び前記第1SiGe層の上部を酸化層に変換し、前記第1SiGe層の底部を第2SiGe層に変換するステップを含み、前記第2SiGe層は、前記第1SiGe層より高いGe濃度を有するSiGeストレッサを形成する方法を提供する。
本発明は、半導体基板、半導体基板上のソース領域とドレイン領域の少なくとも1つに位置し、50%か、それ以上のGe濃度を有する第1SiGe層、及び前記ソース領域と前記ドレイン領域間のチャネルを含む集積回路のトランジスタ構造を提供する。
本発明の一実施形態に基づいた高ゲルマニウム濃度を有するSiGeストレッサの模範的なプロセスを示している。 本発明の一実施形態に基づいた高ゲルマニウム濃度を有するSiGeストレッサの模範的なプロセスを示している。 本発明の一実施形態に基づいた高ゲルマニウム濃度を有するSiGeストレッサの模範的なプロセスを示している。 歪みソースドレイン(SSD)を有する平面デバイスのプロセスの一実施形態を示している。 歪みソースドレイン(SSD)を有する平面デバイスのプロセスの一実施形態を示している。 歪みソースドレイン(SSD)を有する平面デバイスのプロセスの一実施形態を示している。 歪みソースドレイン(SSD)を有する平面デバイスのプロセスの一実施形態を示している。 歪みソースドレイン(SSD)を有する平面デバイスのプロセスの一実施形態を示している。 歪みソースドレイン(SSD)を有する平面デバイスのプロセスの一実施形態を示している。 SSDのない平面デバイスのプロセスの一実施形態を示している。 SSDのない平面デバイスのプロセスの一実施形態を示している。 SSDのない平面デバイスのプロセスの一実施形態を示している。 SSDのない平面デバイスのプロセスの一実施形態を示している。 SSDのない平面デバイスのプロセスの一実施形態を示している。 SSDのない平面デバイスのプロセスの一実施形態を示している。 歪みソースドレイン(SSD)を有するFinFETまたはトライゲートデバイスのプロセスの一実施形態を示している。 歪みソースドレイン(SSD)を有するFinFETまたはトライゲートデバイスのプロセスの一実施形態を示している。 歪みソースドレイン(SSD)を有するFinFETまたはトライゲートデバイスのプロセスの一実施形態を示している。 歪みソースドレイン(SSD)を有するFinFETまたはトライゲートデバイスのプロセスの一実施形態を示している。 歪みソースドレイン(SSD)を有するFinFETまたはトライゲートデバイスのプロセスの一実施形態を示している。 歪みソースドレイン(SSD)を有するFinFETまたはトライゲートデバイスのプロセスの一実施形態を示している。 SSDのないFinFETまたはトライゲートデバイスのプロセスのもう1つの実施形態を示している。 SSDのないFinFETまたはトライゲートデバイスのプロセスのもう1つの実施形態を示している。 SSDのないFinFETまたはトライゲートデバイスのプロセスのもう1つの実施形態を示している。 SSDのないFinFETまたはトライゲートデバイスのプロセスのもう1つの実施形態を示している。 SSDのないFinFETまたはトライゲートデバイスのプロセスのもう1つの実施形態を示している。 SSDのないFinFETまたはトライゲートデバイスのプロセスのもう1つの実施形態を示している。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
高ゲルマニウム濃度を有するSiGeストレッサを製造する方法が提供される。この方法は、高Ge濃度のソース/ドレイン(S/D)をエピタキシャル形成する必要なく、低ゲルマニウム濃度を有するSiGe膜を非常に高いゲルマニウム濃度を有するSiGe膜に変える方法である。濃縮プロセスの分けた酸化ステップと拡散ステップを有することで、高Ge濃度のSiGeプロファイルが形成され、適当に制御されることができる。この方法は、バルクSiまたはシリコンオンインシュレータ(SOI)基板のどちらかの上の平面とFinFETでバイの両方に適用することができる。本発明の各図と実施形態中、同様の参照番号が同様の素子を示すのに用いられる。
図1A〜1Cは、高ゲルマニウム濃度を有するSiGeストレッサの典型的なプロセスを示している。図1Aでは、SiGe膜層106とSiキャップ層108は、S/D領域のスペーサ層116の側のSi基板102(基板102は、SiGe基板またはSi基板上の緩和SiGe膜)上に堆積される。ゲート118の下のチャネル領域104は、SiまたはSiGeチャネルを含むことができる。Siキャップ層108は、酸化の起点となる。通常のSiGe膜の酸化膜質は乏しい可能性があり、その酸化フロントは、Siキャップ層108なく制御することが難しい可能性がある。Siキャップ層108を有することにより、まず始めに、均一な酸化層112(図1Bに図示)を形成し、全ての凝縮プロファイルの制御をより容易にすることができる。
図1Bでは、低温熱酸化(ドライまたはウェット、好ましくはウェットで温度を低下させる)が行われ、このステップでSiGe/Siインターフェースを通過し、基板102内へのGe拡散がほとんどまたは全くない底部インターフェースに局部の高いGeの割合(濃度)のSiGe膜層110を形成する(SiGe膜層106とSiキャップ層108は、酸化層112に変えられ、SiGe膜層106の底部は、高いGeの割合のSiGe膜層110に変えられる)。この熱酸化ステップは、このステップのプロセス中にGe拡散がほとんどまたは全く生じないようにするため、それぞれ異なる温度と持続時間を有する少なくとも2つのステージを含むこともできる。例えば、第1ステージは、750℃での1時間の熱酸化とし、第2ステージは、600℃での2時間の熱酸化とすることができる。通常、熱酸化プロセス500℃〜850℃は、低温熱酸化に用いられることができる。
図1Cでは、熱拡散は、望ましいプロファイルと深さでSiGeストレッサ114を形成するように行われる。その後、上酸化層112が除去され、一般的なプロセスを継続することができる。最適温度が同時に酸化と望みの拡散プロファイルを達成することができる場合、酸化と熱拡散ステップは、同時に組み合わされて行われることができる。
SiGe膜層106は、Si:Ge=1−x:x(即ちSi1−xGe)の組成比を有し、濃縮したSiGeストレッサ膜114は、Si:Ge=1−y:y(即ちSi1−yGe)の組成比を有し、xとyは、各SiGe膜(y>x)のGeの割合を表している。SiGeストレッサ膜114は、堆積のSiGe膜層106より高いGe濃度を有し、チャネル104に単軸の圧縮歪みを与える。
濃縮プロセスのために分かれた(低温)酸化ステップとGe拡散ステップを有することにより、SiGe S/Dストレッサ膜114のより高いGe濃度のプロファイルは、元から堆積されている低いGe濃度のSiGe膜層106から形成され、適切に制御される。Ge拡散を生じない低温熱酸化(例えばx<0.5に対して800℃以下で、1に近いxに対して600℃以下で、xはSi1−xGeの数である)は、局部の、拡散されない高いGe濃度のSiGe膜110を得ることである。例えばこれは、高い水蒸気圧の湿式酸化によって達成されることができる。
酸化と拡散の2ステッププロセスは、従来の濃縮プロセスにおけるシリコンオンインシュレータ(SOI)基板を不要とし、酸素の存在により制御されないGe拡散をブロックする。本発明の実施形態は、3次元(3D)構造に適用することもできる。濃縮された高いGe濃度のSiGeストレッサ領域114は、自然に表面チャネル104に接近し、デバイスチャネル上に効果的な歪みを生じる。また、本発明の実施形態は、高いGe濃度のSiGeチャネル(例えばSi0.5Ge0.5)のデバイスに有効であるが、S/Dからの更なる圧力がなければ、典型的な単軸歪みのシリコンデバイスに対して性能面で競合することができない。
図2A〜図2Fは、歪みソースドレイン(SSD)を有する平面デバイスのプロセスの一実施形態を示している。図2Aでは、プロセスはSSDとSiGeエピ層202で始まる。基板102、チャネル104、誘電体層204、ゲート206と、側壁スペーサ208も示される。図2Bでは、SiGe膜106(Ge濃度はSiGeエピ層202のGe濃度より高くまたは低くできる)は、SiGeエピ層202の上部に堆積されることができる。選択的に、Siキャップ層108は、SiGe膜106の上部に堆積され、図2Cに示されたように均一な酸化を促進する。図2Dの低温酸化の後、高いGeの割合のSiGe膜110と酸化層112が形成される。図2Eでは、熱拡散が行われ、濃縮の高いGe濃度のSiGeストレッサ膜114を形成する。SiGe膜114のGe濃度は、元のSiGeエピ層202のGe濃度より高い。図2Fでは、酸化層112は、除去されることができる。
図3A〜3Fは、本発明の一形態に基づいてSSDのない平面デバイスのプロセスのもう1つの実施形態を示している。図3Aでは、プロセスは、SSDがなく始まる。基板102、チャネル層104、誘電体層204、ゲート206と、側壁スペーサ208が示される。図3Bでは、SiGe膜106は、チャネル層104の上部に堆積される。選択的に、Siキャップ層108は、SiGe膜106の上部に堆積され、図3Cに示されたように均一な酸化を促進する。図3Dの低温酸化の後、高いGeの割合のSiGe膜110と酸化層112が形成される。図3Eでは、熱拡散が行われ、濃縮の高いGe濃度のSiGeストレッサ114を形成する。図3Fでは、酸化層112は、除去されることができる。
図4A〜4Fは、歪みソースドレイン(SSD)を有するFinFETデバイスのプロセスの一実施形態を示している。図4Aは、基板102上のSi S/Dフィン領域402とゲート方向に沿ったシャロートレンチアイソレーション406の断面図を表している。図4Bでは、異方性(anisotropic)のSSDのエッチとSiGeエピ成長プロセスは、Si基板102上のSi S/Dフィン領域402に行われ、SiGe膜層106を形成する。図4Cでは、Siキャップ層108は、SiGe膜106の上部に選択的に堆積され、均一な酸化を促進する。図4Dの低温酸化の後、高いGeの割合のSiGe膜110と酸化層112は、フィン領域404上に形成される。図4Eでは、熱拡散が行われ、濃縮の高いGe濃度のSiGeストレッサ膜114を形成する。SiGeストレッサ114のGe濃度は、SiGe膜106のGe濃度より高い。また、全てのS/D領域404がより高いGe濃度のSiGe(即ち404=114)に均一に変えられることも可能である。図4Fでは、酸化層112は、除去されることができる。
図5A〜5Fは、SSDのないFinFETデバイスのプロセスのもう1つの実施形態を示している。図5Aは、基板102上のSi S/Dフィン領域402とゲート方向に沿ったシャロートレンチアイソレーション406の断面図を表している。図5Bでは、SiGe膜層106は、Si基板102上のSi S/Dフィン領域402の上部に成長される。図5Cでは、Siキャップ層108は、SiGe膜106の上部に選択的に堆積され、均一な酸化を促進する。図5Dの低温酸化の後、高いGeの割合のSiGe膜110と酸化層112は、フィン領域402上に形成される。図5Eでは、熱拡散が行われ、濃縮の高いGe濃度のSiGeストレッサ114を形成する。SiGeストレッサ114のGe濃度は、SiGe膜106のGe濃度より高い。また、全てのS/D領域404がより高いGe濃度のSiGeに均一に変えられることも可能である。図5Fでは、酸化層112は、除去されることができる。
本発明の実施形態の利点の1つは、エピタキシーでますます高いGe濃度のSiGe膜を形成する応力を軽減し、臨界厚さの制限(即ち歪みソースドレイン(SSD)の深さ)を除去するSiGeプロセスを再開発することなく、チャネルにかかるずっと高い単軸の圧縮応力を達成できることである。また、本方法は、Si基板上のSiGeチャネルからの2軸歪みに加え(例えば、Geが50%以上を有するSiGe S/Dを有するSi0.5Ge0.5のチャネル)、SiGeチャネル上により高いGe濃度のSiGe S/Dから単軸歪みを提供することができる。
いくつかの実施形態では、高Ge濃度を有するSiGeストレッサを形成する方法は、ソース領域、ドレイン領域と、ソース領域とドレイン領域間のチャネルを有する半導体基板を提供するステップ、ソース領域と、またはドレイン領域上にSiGe膜層を堆積するステップ、堆積されたSiGe層の上部に酸化層を形成するように低温熱酸化を行い、基板内へのGe拡散がない堆積されたSiGe層の底部を高いGeの割合のSiGe膜に変えるステップ、熱拡散を行い、変換された高いGeの割合のSiGe膜層からチャネル上に単軸圧縮歪みを提供するSiGeストレッサを形成するステップと、酸化層を除去するステップを含む。
前記方法は、低温熱酸化を行うステップの前にSiGe膜層上に追加のSiキャップ層を堆積するステップを更に含むことができる。低温熱酸化は、例えば、しかしこれに限定されるものではないが、高い水蒸気圧の湿式酸化プロセスを用いて行われることができる。低温熱酸化は、異なる温度と持続時間を有する少なくとも2つのステージを有することができる。低温熱酸化と熱拡散は、2つの分かれたステップであることができるか、または同時に行われることができる。追加のSiGe膜層は、従来のエピタキシャル方法または上述の濃縮方法によって形成されたSiGeソース領域と、またはドレイン領域上に堆積されることができる。堆積されたSiGe膜のGe濃度は、SiGeソース/ドレインのGe濃度より高い、または低いことができる。本発明のプロセス後、SiGeソース/ドレインのGe濃度は、その前の値より高くなる。
いくつかの実施形態では、チャネルはSiGeを含むことができる。Si基板は、SiGeチャネル上に2軸歪みを提供することができる。本発明に述べた方法を用いると、SiGeストレッサのGe濃度は、追加の単軸歪みがストレッサから提供されたチャネルのGe濃度より高くできる。例えばチャネルはSi0.5Ge0.5を含むことができ、且つ/またはSiGeストレッサは、50%以上のGeを有することができる。
以上、本発明の好適な実施形態を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。また、本発明の範囲は、説明書に説明された特定の実施形態のプロセス、機器、製造、物質組成、装置、方法とステップを限定するものではない。当業者は、本発明の掲示内容より現存する、または後に開発されるプロセス、機器、製造、物質組成、装置、方法とステップが、ここに記述される実施形態に基づいて実質的に同様の機能または実質的に同様の結果を達成すれば、本発明中に用いられることができる。よって、本発明の範囲は、上述のプロセス、機器、製造、物質組成、装置、方法とステップを含む。
102 基板、
104 チャネル
106、110 SiGe膜層
108 Siキャップ層
112 酸化層
114 SiGeストレッサ
116 スペーサ層
118、206 ゲート
202 SiGeエピ層
204 誘電体層
208 側壁スペーサ
402、204 フィン領域
406 シャロートレンチアイソレーション

Claims (3)

  1. シリコンの半導体基板と、
    前記半導体基板にかかるシリコンのフィン構造と、
    前記フィン構造の上面及び側面にかかり、コンフォーマルに配置される第1SiGe層と、を含み、
    前記フィン構造の側面にかかる第1SiGe層は、前記半導体基板内にさらに延びている、
    集積回路のトランジスタ構造。
  2. 前記フィン構造は、前記第1SiGe層に囲まれた中間部分を含む、
    請求項1に記載の集積回路のトランジスタ構造。
  3. 前記半導体基板にかかる分離構造をさらに含み、
    前記フィン構造は、前記半導体基板の一部分から上方へ延びており、
    前記分離構造は、前記半導体基板の前記一部分と同じ高さで、かつ接しており、
    前記第1SiGe層は、前記分離構造と前記半導体基板の前記一部分の間の境界に重なっている、
    請求項1に記載の集積回路のトランジスタ構造。
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