JP5454984B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明の第1の実施形態に係わる半導体装置の製造方法を、図1から図16(a)(b)を参照して説明する。
本発明の第2の実施形態に係わる半導体装置の製造方法を、図22(a)(b)から図26(a)(b)を参照して説明する。なお、図1〜図3と同一部分には同一符号を付して、その詳しい説明は省略する。また、図22(a)(b)から図26(a)(b)は、断面図(a)と平面図(b)を示し、(a)は(b)のA−A’断面に相当している。
本発明の第3の実施形態に係わる半導体装置の製造方法を、図28(a)(b)から図32を用いて説明する。なお、図28(a)(b)から図30(a)(b)は、断面図(a)と平面図(b)を示し、(a)は(b)のA−A’断面に相当している。
本実施形態は第1から第3の実施形態で述べた立体チャネルトランジスタの製造方法のうち、Fin領域の溶融、再結晶化後のプロセスに関しての変形例である。具体的には、第1から第3の実施形態においては再結晶化を行ったFin領域をチャネル領域としているが、本実施形態においては再結晶化によって緩和したFin領域を歪みストレッサーとしている。そして、Fin領域のまわりにSiGe膜をエピタキシャル成長してSiGeチャネルを形成する。以上のことより、第1から第3の実施形態全てに関して本実施形態は適用可能である。
本発明の第5の実施形態による半導体装置の製造方法を、図39(a)〜(e)及び図40(f)(g)を用いて説明する。
なお、本発明は上述した各実施形態に限定されるものではない。例えば、全ての実施形態において(001)面を主面とするSOI基板から、側面に(110)面を有するFin領域の形成を行っている。しかし、(001)面と等価な{001}面を主面とする半導体基板上に(110)面と等価な{110}面を側面とするフィンを形成することも可能である。{110}面に関して、pMOSFETにおいて圧縮歪みをかけた場合、特に電流駆動力の増大させることができる。ここで、{001}面は、(001)面,(010)面,(100)面,(00-1)面,(0-10)面,(-100)面の何れかを示すミラー指数の包括表現である。また、{110}面は、(110)面,(101)面,(011)面,(-1-10)面,(-10-1)面,(0-1-1)面,(-110)面,(1-10)面,(10-1)面,(-101)面,(01-1)面,(0-11)の何れかを示すミラー指数の包括表現である。{111}面は、(111)面,(-111)面,(1-11)面,(11-1)面,(-1-1-1)面,(1-1-1)面,(−11−1)面,(-1-11)面のいずれかを示すミラー指数の包括表現である。
12…埋め込み酸化膜
13…SOI層
14…Si1-x Gex 層
15…Siキャップ層
16…Si1-y Gey 層(第1のSiGe層)
17,54,82…熱酸化膜
18…SiO2 膜
10,10’,10”…SGOI基板
21,51…ソース領域(第1の領域)
22,52…Fin領域(第2の領域)
31,61…Ge組成の低いソース領域(第1の領域)
32,62…Ge組成の高いFin領域(第2の領域)
33…液相
34…固相
35…Fin先端領域
41…ゲート絶縁膜
42…ゲート電極
43…ハードマスク
44…ゲート側壁絶縁膜
45…Si1-s Ges 歪みストレッサー
46…金属層
47…ジャーマノシリサイド領域
48…層間絶縁膜
49…ビアコンタクト
50,80…メサ領域(第1のSiGe層)
53…窒化膜(絶縁膜マスク)
55,74…Si1-t Get 層(第2のSiGe層)
73…窒化膜(第1の絶縁膜マスク)
75…窒化膜(第2の絶縁膜マスク)
81…Ge組成の高いメサ領域
91…Si1-u Geu 層(チャネル領域)
Claims (10)
- 絶縁膜上に形成された第1のSiGe層を、第1の領域と該領域に接続された第2の領域を有し、且つ第1及び第2の領域の接続方向と直交する方向の幅を第2の領域よりも第1の領域の方で広くした、島状に加工する工程と、
前記島状に加工されたSiGe層を熱酸化することにより、前記第1及び第2の領域のGe組成を共に高めると共に、前記第1の領域のGe組成よりも前記第2の領域のGe組成を高くする工程と、
前記Ge組成が高められた第2の領域を、熱処理により融解する工程と、
前記融解した第2の領域を、前記第1の領域との界面から再結晶化させる工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1の領域はMOSトランジスタのソース/ドレイン領域の一方を形成し、前記第2の領域は前記MOSトランジスタのソース/ドレイン領域の他方とチャネルを形成するものであることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1のSiGe層を形成するために、前記絶縁膜上にSi層が形成された基板のSi層上に、前記第1のSiGe層よりGe組成の低いSiGe材料層を形成した後、酸素雰囲気中で熱酸化処理を施すことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記熱酸化処理を施す前に、前記SiGe材料層上にSi層又はSiO2 膜を形成することを特徴とする請求項3記載の半導体装置の製造方法。
- 前記第2の領域を再結晶化させる工程の後に、前記第2の領域上の一部にゲート絶縁膜を介してゲート電極を形成し、次いで前記ゲート電極の側面に側壁絶縁膜を形成し、次いで前記第1及び第2の領域上に前記第2の領域のGe組成とは異なる組成のSiGe層で形成され、前記第2の領域に格子歪みを付与するための歪みストレッサー層を形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第2の領域を互いに平行配置された複数個に形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 絶縁膜上に形成された第1のSiGe層を、第1の領域と該領域に接続された第2の領域を有する島状に加工する工程と、
前記第1の領域を、絶縁膜で形成されたマスクで保護する工程と、
前記第1のSiGe層の前記マスクで保護されていない第2の領域を熱酸化することにより、前記第2の領域のGe濃度を高めると共に、前記第1の領域よりも前記第2の領域のGe組成を高くする工程と、
前記Ge組成が高められた第2の領域を、熱処理により融解する工程と、
前記融解した第2の領域を、前記第1の領域との界面から再結晶化させる工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第2の領域を熱酸化する工程の前に、前記第1のSiGe層の前記マスクで保護されていない第2の領域に第2のSiGe層をエピタキシャル成長することを特徴とする請求項7記載の半導体装置の製造方法。
- 絶縁膜上に形成された第1のSiGe層を、第1の領域と該領域に接続された第2の領域を有する島状に加工する工程と、
前記第2の領域を、絶縁膜で形成された第1のマスクで保護する工程と、
前記第1のSiGe層の前記第1のマスクで保護されていない第1の領域に、該領域よりも低Ge組成の第2のSiGe層をエピタキシャル成長する工程と、
前記第1のSiGe層及び前記第2のSiGe層を、絶縁膜で形成された第2のマスクで保護する工程と、
前記第2のマスクで保護された第1のSiGe層を、熱処理により融解する工程と、
前記融解した第1のSiGe層を、前記第2のSiGe層との界面から再結晶化させる工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1のSiGe層を島状に加工する工程の後で、前記第2の領域を第1のマスクで保護する工程の前に、前記第1のSiGe層を熱酸化することにより、該SiGe層のGe組成を高めることを特徴とする請求項9記載の半導体装置の製造方法。
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