CN103187290B - 鳍片式场效应晶体管及其制造方法 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 55
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 50
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims abstract description 34
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 238000003475 lamination Methods 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 5
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
本发明涉及鳍片式场效应晶体管(FinFET)及其制造方法。根据本发明的制造FinFET的方法包括：在半导体衬底上形成图案化的硬掩模；形成伪栅以包覆该硬掩模的在待形成的沟道区正上方的部分；利用该硬掩模和该伪栅作为掩模，刻蚀半导体衬底；在半导体衬底的暴露的表面上选择性生长锗硅或碳硅；去除伪栅，从而暴露硬掩模的在待形成的沟道区正上方的部分和在伪栅下方的部分半导体衬底；利用硬掩模的暴露的所述部分作为掩模，刻蚀暴露的所述部分半导体衬底以形成FinFET的沟道区；以及形成该FinFET的栅极结构。利用本发明的FinFET及其制造方法，可以提高FinFET中的载流子迁移率，并且提高FinFET的成品率。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及鳍片式场效应晶体管(FinFET)及其制造方法。
背景技术
随着半导体技术的持续发展，器件的关键尺寸不断降低。在此趋势下，提出了鳍片式半导体器件，诸如鳍片式场效应晶体管。现今，鳍片式半导体器件已被广泛用在存储器和逻辑器件领域中。
在鳍片式场效应晶体管中，鳍片的高度越高，则可以提供越大的沟道宽度。然而随着鳍片的尺寸(特别是，厚度(或者宽度))的不断缩减，在器件制造工艺中鳍片会更容易垮塌和被不期望地去除。
另外，期望进一步提高鳍片式场效应晶体管中的载流子迁移率，以便提高该晶体管的性能。
因此，存在对解决上述问题的需求。针对此，发明人提出了新颖的富有创造性的鳍片式场效应晶体管及其制造方法，以减轻或消除现有技术中的一个或更多个问题以及进一步提高晶体管的性能。
发明内容
本发明的一个目的在于：至少减轻或解决上述问题以提高鳍片式场效应晶体管的成品率。
本发明的又一目的在于：提高鳍片式场效应晶体管中的载流子迁移率。
本发明提出了在鳍片式场效应晶体管中应用锗硅或碳硅以对沟道区施加应力的技术。在沟道区中的压缩应力或拉伸应力能够提高空穴或电子的迁移率。
根据本发明的第一方面，提供了一种制造鳍片式场效应晶体管的方法，包括：在半导体衬底上形成图案化的硬掩模；形成伪栅以包覆所述硬掩模的在待形成的沟道区正上方的部分；利用所述硬掩模和所述伪栅作为掩模，刻蚀所述半导体衬底；在所述半导体衬底的暴露的表面上选择性生长锗硅或碳硅；去除所述伪栅，从而暴露所述硬掩模的在待形成的沟道区正上方的部分和在所述伪栅下方的部分半导体衬底；利用所述硬掩模的暴露的所述部分作为掩模，刻蚀暴露的所述部分半导体衬底以形成所述鳍片式场效应晶体管的沟道区；以及形成所述鳍片式场效应晶体管的栅极结构。
优选地，所述半导体衬底是硅衬底或者绝缘体上硅衬底。
优选地，所述选择性生长锗硅或碳硅的步骤包括：选择性生长锗硅，其中所述锗硅中的锗浓度为10-45mol％。
优选地，所述选择性生长锗硅或碳硅的步骤包括：选择性生长碳硅，其中所述碳硅中的碳浓度为1-4mol％。
优选地，所述伪栅包括自下而上依次堆叠的氧化物层、硅氮化物层和硅氧化物层。更优选地，所述硬掩模由硅氮化物构成，以及所述方法在选择性生长锗硅或碳硅之后还包括如下步骤：沉积硅氮化物；刻蚀所述硬掩模和所述硅氮化物，直到仅在所述伪栅的两个相对的侧面留下部分硅氮化物以作为间隔件；沉积层间电介质层，并且回刻所述层间电介质层直到所述伪栅的硅氧化物层被去除；沉积非晶硅，并且执行平坦化处理以露出所述伪栅的硅氮化物层。更加优选的是，形成所述鳍片式场效应晶体管的栅极结构的步骤包括：去除所述硬掩模和所述间隔件；沉积高k(介电常数)电介质层；沉积金属栅极；以及执行平坦化处理，以使得所述栅极结构与所述层间电介质层的顶面平坦。
优选地，所述方法在选择性生长锗硅或碳硅之后并且在去除所述伪栅之前还包括如下步骤：形成层间电介质层以仅暴露所述伪栅的顶部。更优选地，形成层间电介质层以仅暴露所述伪栅的顶部的步骤包括：沉积层间电介质层；并且回刻所述层间电介质层直到暴露所述伪栅为止。
优选地，所述方法在选择性生长锗硅或碳硅之后并且在去除所述伪栅之前还包括如下步骤：去除所述硬掩模的未被所述伪栅包覆的部分，以及在所述伪栅的两个相对的侧面形成间隔件；以及形成层间电介质层以仅暴露所述伪栅和所述间隔件的顶部。更优选地，形成所述鳍片式场效应晶体管的栅极结构的步骤包括：去除所述硬掩模和所述间隔件；沉积高k电介质层；沉积金属栅极；以及执行平坦化处理，以使得所述栅极结构与所述层间电介质层的顶面平坦。更加优选的是，所述高k电介质层包括铪氧化物，所述金属栅极包括钽氮化物和钨的叠层。
优选地，刻蚀所述半导体衬底以形成沟道区的步骤包括：通过反应离子刻蚀来刻蚀所述半导体衬底。
优选地，选择性生长锗硅或碳硅的步骤包括：选择性外延生长锗硅或碳硅。
优选地，所述方法还包括：在选择性生长锗硅之后，执行氧化操作，以便使锗硅中的部分硅被氧化。更为优选地，所述方法还包括：在执行氧化操作之后，去除所述锗硅的顶面的硅氧化物，并且在所述锗硅的顶面上形成硅化物。
根据本发明的第二方面，提供了一种鳍片式场效应晶体管，包括：沿沟道长度方向延伸的鳍片，所述鳍片由半导体材料构成，并且所述鳍片的在沟道长度方向上的中心部分用作所述鳍片式场效应晶体管的沟道区，而所述鳍片的在沟道长度方向上的两端部分分别作为所述鳍片式场效应晶体管的源极区和漏极区的一部分；至少在所述沟道区的两个侧面上形成的栅极结构；以及围绕所述鳍片的两端部分的侧面形成的锗硅或碳硅。
优选地，所述半导体材料为硅。
优选地，所述锗硅中的锗浓度为10-45mol％。
优选地，所述碳硅中的碳浓度为1-4mol％。
优选地，所述栅极结构包括高k电介质层和金属栅极的叠层。更加优选地，所述高k电介质层包括铪氧化物，所述金属栅极包括钽氮化物和钨的叠层。
优选地，所述栅极结构还覆盖所述沟道区的顶面。
优选地，所述锗硅的表面由于其中的部分硅被氧化而具有硅氧化物。
优选地，所述鳍片式场效应晶体管还包括在所述锗硅的顶面上形成的硅化物。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得更为清楚。
附图说明
本申请包含附图。附图与说明书一起用于说明本发明的原理。参照附图，根据下面的详细描述，可以更加清楚地理解本发明。
图1A-1B是示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中在半导体衬底上形成图案化的硬掩模的步骤的示意性俯视图和截面图。
图2A-2C是示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图1的步骤之后形成伪栅的示意性俯视图和截面图。
图3A-3C是示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图2的步骤之后刻蚀半导体衬底的步骤的示意性俯视图和截面图。
图4A-4C是示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图3的步骤之后选择性生长锗硅或碳硅的步骤的示意性俯视图和截面图。
图5A-5C是示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图4的步骤之后可选地执行氧化操作以及形成间隔件的步骤的示意性俯视图和截面图。
图6A-6C、图7A-7C 以及图8A-8C是示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图5的步骤之后去除伪栅的多个步骤的示意性俯视图和截面图。
图9A-9C是示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在去除伪栅之后刻蚀半导体衬底以形成鳍片式场效应晶体管的沟道区的步骤的示意性俯视图和截面图。
图10A-10C以及图11A-11C是示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图9的步骤之后形成栅极结构的步骤的示意性俯视图和截面图。
应当理解，这些附图仅仅是示例性的，而不是限制本发明的范围。在附图中，各组成部分并未严格按比例或严格按实际形状示出，其中的某些组成部分(例如，层或部件)可以被相对于其他的一些放大，以便更加清楚地说明本发明的原理。并且，那些可能导致使得本发明的要点模糊的细节并未在附图中示出。
具体实施方式
下面将参照附图来详细描述本发明的各种示例性实施例。
应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。另外，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
以下对示例性实施例的描述仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。本领域中公知的技术可以被应用于没有特别示出或描述的部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
图1示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中在半导体衬底上形成图案化的硬掩模的步骤，其中图1A为俯视图，图1B为沿图1A中的线A-A截取的截面图。
在根据本发明实施例的鳍片式场效应晶体管的制造方法中，首先，在半导体衬底上形成图案化的硬掩模。在图1A和图1B所示出的示例中，该半导体衬底为绝缘体上硅(SOI)衬底，即，附图标记101表示绝缘体层，而附图标记102表示硅层。应当理解，尽管在该示例中采用了SOI衬底，然而本发明也可以适用于其它半导体衬底，诸如单晶硅衬底。如本领域技术人员将理解的，在采用单晶硅衬底的情况下，该半导体衬底也可以不具有硅层102下的绝缘体层101。
可以采用本领域已知的各种方法来形成图案化的硬掩模。在一种具体实施方案中，可以通过沉积硬掩模层并且然后利用光刻形成的掩模刻蚀该硬掩模层，来形成图案化的硬掩模103。硬掩模103可以由硅氮化物构成，然而不限于此。本领域的技术人员可以根据需要或者不同的应用场合而选择适当的硬掩模材料。
在图1A中示出了两个条状的硬掩模103图案，其对应于待形成的两个鳍片式场效应晶体管。应当理解，这两个条状的硬掩模103图案仅仅是示例性的，本发明不限于此，而是可以适用于一个条状的硬掩模103图案或者多于两个的条状的硬掩模103图案。也就是说，本发明可以适用于同时制造一个或更多个鳍片式场效应晶体管。另外，如本领域技术人员将理解的，本发明的硬掩模的图案也不仅限于图1A中所示出的形状和排列，而是可以根据鳍片式场效应晶体管的设计和布置而变化。
图2示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图1的步骤之后形成伪栅的步骤，其中图2A为俯视图，图2B为沿图2A中的线A-A截取的截面图，图2C为沿图2A中的线B-B截取的截面图。
如图2所示，形成伪栅104以包覆硬掩模103的在待形成的沟道区正上方的部分。在图2示出的示例中，伪栅104包括自下而上依次堆叠的氧化物层、硅氮化物层和硅氧化物层。伪栅104中的该氧化物层可以是硅氧化物层。在其它实施例中，伪栅104可以是多晶硅或者氧化物。在一种具体实施方案中，可以通过沉积伪栅材料并且然后使该伪栅材料图案化来形成伪栅104，其中伪栅104的图案为与硬掩模103的延伸长度方向垂直地延伸的条带，且包覆硬掩模103的在待形成的沟道区正上方的部分。
图3示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图2的步骤之后刻蚀半导体衬底的步骤，其中图3A为俯视图，图3B为沿图3A中的线A-A截取的截面图，图3C为沿图3A中的线B-B截取的截面图。
如图3所示，利用硬掩模103和伪栅104作为掩模，刻蚀半导体衬底(在图3中为硅层102)。可以看出，在刻蚀之后，仅仅留下了被硬掩模103和伪栅104遮挡的硅层102的部分。可以利用诸如反应离子刻蚀(RIE)等的刻蚀方法来刻蚀半导体衬底。
图4示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图3的步骤之后选择性生长锗硅或碳硅的步骤，其中图4A为俯视图，图4B为沿图4A中的线A-A截取的截面图，图4C为沿图4A中的线B-B截取的截面图。
如图4所示，在刻蚀半导体衬底之后，在该半导体衬底的暴露的表面上选择性生长锗硅(SiGe)或碳硅(SiC)。在如图4所示的半导体衬底为SOI衬底的情况下，在Si层102的暴露的表面(在该示例中为侧面)上选择性生长SiGe或SiC。可以利用选择性外延工艺来实现上述选择性生长。可以仅选择性生长SiGe或者仅选择性生长SiC，或者可以根据需要在不同的位置选择性生长SiGe或SiC。所生长的锗硅中的锗浓度可以为10-45mol％。所生长的碳硅中的碳浓度可以为1-4mol％。
图5示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图4的步骤之后执行氧化操作以及形成间隔件的步骤，其中图5A为俯视图，图5B为沿图5A中的线A-A截取的截面图，图5C为沿图5A中的线B-B截取的截面图。
如图5所示，可选地，可以在选择性生长SiGe之后，对其执行氧化操作，以便使SiGe中的部分硅被氧化。在一个示例性实施例中，可以使SiGe的暴露的表面处的部分硅氧化，从而在SiGe的表面处具有硅氧化物。该氧化操作可以引入拉伸应力。
在硬掩模103由硅氮化物构成的一个示例性实施例中，可以利用如下操作来在伪栅104的两个侧面形成间隔件107：沉积硅氮化物；刻蚀硬掩模103和所沉积的硅氮化物，直到仅在伪栅104的两个相对的侧面留下部分硅氮化物以作为间隔件107。
在另一个实施例中，可以先去除硬掩模103的未被伪栅104包覆的部分，然后在伪栅104的两个相对的侧面形成间隔件107，如图5所示。
在对SiGe执行了氧化操作的情况下，在形成间隔件107之后，可选地，可以去除SiGe的顶面的硅氧化物，并且在SiGe的顶面上形成硅化物(附图中未示出)。
图6-8示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图5的步骤之后去除伪栅的多个示例性步骤，其中图6A、7A和8A为俯视图，图6B、7B和8B为沿图中的线A-A截取的截面图，图6C、7C和8C为沿图中的线B-B截取的截面图。
在选择性生长锗硅或碳硅之后，可以去除伪栅104，从而暴露硬掩模103的在待形成的沟道区正上方的部分和在伪栅104下方的部分半导体衬底。
在图6-8所示出的示例中，可以采用如下步骤来去除伪栅104：沉积层间电介质层108，并且回刻该层间电介质层108直到伪栅104的硅氧化物层被去除(如图6所示)；沉积非晶硅109，并且执行平坦化处理以露出伪栅104的硅氮化物层(如图7所示)；以及去除伪栅104的硅氮化物层和氧化物层(如图8所示)。可以利用化学机械抛光等工艺来执行平坦化处理。另外，应该理解，可以利用诸如化学气相沉积等工艺来进行沉积操作。
应该理解，在本发明的制造方法中，去除伪栅的方法并不仅限于上述图6-8所示出的步骤。本领域技术人员应理解，可以采用各种方法来去除伪栅。例如可以形成层间电介质层以仅暴露伪栅的顶部，然后去除整个伪栅。优选地，可以沉积层间电介质层，并且然后回刻该层间电介质层直到暴露伪栅为止，最后去除伪栅。
图9示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在去除伪栅之后刻蚀半导体衬底以形成鳍片式场效应晶体管的沟道区的步骤，其中图9A为俯视图，图9B为沿图9A中的线A-A截取的截面图，图9C为沿图9A中的线B-B截取的截面图。
在去除伪栅104之后，利用硬掩模的暴露的部分作为掩模，刻蚀半导体衬底的暴露的部分以形成鳍片式场效应晶体管的沟道区。可以利用RIE来刻蚀该半导体衬底。
在图9所示出的示例中，利用暴露的硬掩模103作为掩模，刻蚀如图8A所示的暴露的Si层102，从而留下被硬掩模103遮挡住的Si层部分作为鳍片式场效应晶体管的沟道区。注意，在刻蚀Si层102的同时，非晶硅层109也被刻蚀掉。
至此，如图9所示，形成了与硬掩模103的图案相同的由半导体材料构成的鳍片。所述鳍片沿沟道长度方向(即图9A和图9B中的左右方向)延伸，并且所述鳍片的在沟道长度方向上的中心部分用作该鳍片式场效应晶体管的沟道区，而所述鳍片的在沟道长度方向上的两端部分分别作为该鳍片式场效应晶体管的源极区和漏极区的一部分。围绕所述鳍片的两端部分的侧面形成有锗硅或碳硅。
图10以及图11示出了根据本发明实施例的鳍片式场效应晶体管的制造方法中、在图9的步骤之后形成栅极结构的步骤，其中图10A和图11A为俯视图，图10B和图11B为沿图中的线A-A截取的截面图，图10C和图11C为沿图中的线B-B截取的截面图。
在形成沟道区之后，形成鳍片式场效应晶体管的栅极结构。
在图10以及图11所示出的示例中，该栅极结构包括高k电介质层110和金属栅极111的叠层。形成鳍片式场效应晶体管的栅极结构的步骤可以包括：去除硬掩模103和间隔件107(如图10所示)；沉积高k电介质层110；沉积金属栅极111；以及执行平坦化处理，以使得所述栅极结构与层间电介质层108的顶面平坦(如图11所示)。可以利用化学机械抛光来执行平坦化处理。在本发明的一种实施例中，高k电介质层110可以包括铪氧化物，金属栅极111可以包括钽氮化物和钨的叠层。应该理解，根据本发明的栅极结构决不仅限于上述的高k电介质层110和金属栅极111的叠层。本领域的技术人员可以根据需要或者不同的应用场合而选择适当的栅极结构。
如图11所示，最终形成的栅极结构覆盖沟道区的三个面，即两个侧面和顶面。然而，本发明并不限于此。如本领域技术人员将理解的，可以仅在沟道区的两个侧面上形成栅极结构。
尽管附图中示出了根据本发明某些特定实施例的鳍片式场效应晶体管的制造方法的步骤，然而，应当理解，本发明也提供了一种鳍片式场效应晶体管，其包括：沿沟道长度方向延伸的鳍片，所述鳍片由半导体材料构成，并且所述鳍片的在沟道长度方向上的中心部分用作所述鳍片式场效应晶体管的沟道区，而所述鳍片的在沟道长度方向上的两端部分分别作为所述鳍片式场效应晶体管的源极区和漏极区的一部分；至少在所述沟道区的两个侧面上形成的栅极结构；以及围绕所述鳍片的两端部分的侧面形成的锗硅或碳硅。优选地，所述半导体材料为硅。优选地，所述栅极结构包括高k电介质层和金属栅极的叠层。更加优选地，所述高k电介质层包括铪氧化物，所述金属栅极包括钽氮化物和钨的叠层。优选地，所述栅极结构还覆盖所述沟道区的顶面。优选地，所述锗硅的表面由于其中的部分硅被氧化而具有硅氧化物。优选地，所述锗硅的顶面上形成有硅化物。
根据本发明，由于在鳍片式场效应晶体管的源极和漏极区中引入了锗硅或碳硅，因此提高了鳍片式场效应晶体管中的载流子迁移率，并且通过本发明的制造方法可以提高鳍片式场效应晶体管的成品率，且降低了成本。
至此，已经详细描述了根据本发明的用于制造半导体器件的方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例性实施例对本发明进行了详细说明，但是本领域的技术人员应该理解，以上示例性实施例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (16)
1.一种制造鳍片式场效应晶体管(FinFET)的方法，包括：
在半导体衬底上形成图案化的硬掩模；
形成伪栅以包覆所述硬掩模的在待形成的沟道区正上方的部分；
利用所述硬掩模和所述伪栅作为掩模，刻蚀所述半导体衬底；
在所述半导体衬底的暴露的表面上选择性生长锗硅或碳硅；
去除所述伪栅，从而暴露所述硬掩模的在待形成的沟道区正上方的部分和在所述伪栅下方的部分半导体衬底；
利用所述硬掩模的暴露的所述部分作为掩模，刻蚀暴露的所述部分半导体衬底以形成所述鳍片式场效应晶体管的沟道区；以及
形成所述鳍片式场效应晶体管的栅极结构；
其中所述伪栅包括自下而上依次堆叠的氧化物层、硅氮化物层和硅氧化物层，
其中所述硬掩模由硅氮化物构成，以及所述方法在选择性生长锗硅或碳硅之后还包括如下步骤：
沉积硅氮化物；
刻蚀所述硬掩模和所述硅氮化物，直到仅在所述伪栅的两个相对的侧面留下部分硅氮化物以作为间隔件；
沉积层间电介质层，并且回刻所述层间电介质层直到所述伪栅的硅氧化物层被去除；
沉积非晶硅，并且执行平坦化处理以露出所述伪栅的硅氮化物层。
2.根据权利要求1所述的方法，其中所述半导体衬底是硅衬底或者绝缘体上硅衬底。
3.根据权利要求1所述的方法，其中所述选择性生长锗硅或碳硅的步骤包括：选择性生长锗硅，其中所述锗硅中的锗浓度为10-45mo1％。
4.根据权利要求1所述的方法，其中所述选择性生长锗硅或碳硅的步骤包括：选择性生长碳硅，其中所述碳硅中的碳浓度为1-4mo1％。
5.根据权利要求1所述的方法，其中形成所述鳍片式场效应晶体管的栅极结构的步骤包括：
去除所述硬掩模和所述间隔件；
沉积高k电介质层；
沉积金属栅极；以及
执行平坦化处理，以使得所述栅极结构与所述层间电介质层的顶面平坦。
6.根据权利要求1所述的方法，其中刻蚀所述半导体衬底以形成沟道区的步骤包括：通过反应离子刻蚀来刻蚀所述半导体衬底。
7.根据权利要求1所述的方法，其中选择性生长锗硅或碳硅的步骤包括：选择性外延生长锗硅或碳硅。
8.根据权利要求1所述的方法，还包括：
在选择性生长锗硅之后，执行氧化操作，以便使锗硅中的部分硅被氧化为硅氧化物。
9.根据权利要求8所述的方法，还包括：
在执行氧化操作之后，去除所述锗硅的顶面的硅氧化物，并且在所述锗硅的顶面上形成硅化物。
10.一种制造鳍片式场效应晶体管(FinFET)的方法，包括：
在半导体衬底上形成图案化的硬掩模；
形成伪栅以包覆所述硬掩模的在待形成的沟道区正上方的部分；
利用所述硬掩模和所述伪栅作为掩模，刻蚀所述半导体衬底；
在所述半导体衬底的暴露的表面上选择性生长锗硅或碳硅；
去除所述伪栅，从而暴露所述硬掩模的在待形成的沟道区正上方的部分和在所述伪栅下方的部分半导体衬底；
利用所述硬掩模的暴露的所述部分作为掩模，刻蚀暴露的所述部分半导体衬底以形成所述鳍片式场效应晶体管的沟道区；以及
形成所述鳍片式场效应晶体管的栅极结构；
其中所述方法在选择性生长锗硅或碳硅之后并且在去除所述伪栅之前还包括：
去除所述硬掩模的未被所述伪栅包覆的部分，以及在所述伪栅的两个相对的侧面形成间隔件；以及
形成层间电介质层以仅暴露所述伪栅和所述间隔件的顶部。
11.根据权利要求10所述的方法，其中形成所述鳍片式场效应晶体管的栅极结构的步骤包括：
去除所述硬掩模和所述间隔件；
沉积高k电介质层；
沉积金属栅极；以及
执行平坦化处理，以使得所述栅极结构与所述层间电介质层的顶面平坦。
12.根据权利要求11所述的方法，其中所述高k电介质层包括铪氧化物，所述金属栅极包括钽氮化物和钨的叠层。
13.根据权利要求10所述的方法，其中刻蚀所述半导体衬底以形成沟道区的步骤包括：通过反应离子刻蚀来刻蚀所述半导体衬底。
14.根据权利要求10所述的方法，其中选择性生长锗硅或碳硅的步骤包括：选择性外延生长锗硅或碳硅。
15.根据权利要求10所述的方法，还包括：
在选择性生长锗硅之后，执行氧化操作，以便使锗硅中的部分硅被氧化为硅氧化物。
16.根据权利要求15所述的方法，还包括：
在执行氧化操作之后，去除所述锗硅的顶面的硅氧化物，并且在所述锗硅的顶面上形成硅化物。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110458242.1A CN103187290B (zh) | 2011-12-31 | 2011-12-31 | 鳍片式场效应晶体管及其制造方法 |
| US13/618,004 US8872243B2 (en) | 2011-12-31 | 2012-09-14 | Semiconductor device and related manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110458242.1A CN103187290B (zh) | 2011-12-31 | 2011-12-31 | 鳍片式场效应晶体管及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103187290A CN103187290A (zh) | 2013-07-03 |
| CN103187290B true CN103187290B (zh) | 2015-10-21 |
Family
ID=48678396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110458242.1A Active CN103187290B (zh) | 2011-12-31 | 2011-12-31 | 鳍片式场效应晶体管及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8872243B2 (zh) |
| CN (1) | CN103187290B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103413758B (zh) | 2013-07-17 | 2017-02-08 | 华为技术有限公司 | 半导体鳍条的制作方法、FinFET器件的制作方法 |
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-
2011
- 2011-12-31 CN CN201110458242.1A patent/CN103187290B/zh active Active
-
2012
- 2012-09-14 US US13/618,004 patent/US8872243B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20130168746A1 (en) | 2013-07-04 |
| US8872243B2 (en) | 2014-10-28 |
| CN103187290A (zh) | 2013-07-03 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |