CN103377932B - Pmos晶体管及其制造方法 - Google Patents

Abstract

本发明提供了一种PMOS晶体管制造方法及PMOS晶体管，以PMOS原有栅极结构及隔离侧墙作为屏蔽形成用于缓冲的第一硅锗层，再利用栅极结构、隔离侧墙以及主侧墙作为屏蔽形成作为应力源的第二硅锗层，在不增加额外工艺手段的前提下，最大化硅锗应力源的区域，在解决衬底中由于引入应力硅锗产生的晶格位错问题的同时，亦增加了PMOS单晶硅衬底中的压应力，进而提高了PMOS晶体管的性能。

Description

PMOS晶体管及其制造方法

技术领域

本发明涉及半导体制造领域，尤其是一种PMOS晶体管及其制造方法。

背景技术

随着半导体技术的发展，以及半导体器件的小型化及高性能的要求，MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)器件尺寸缩减，随着器件特征尺寸进入深亚微米技术节点，为了进一步提升半导体器件的性能，在制造半导体器件时，尤其制造MOS晶体管时引入了应力技术。

作为典型的应力技术，e-SiGe(embedded SiGe，嵌入硅锗)技术是在制造MOS晶体管时，在MOS晶体管的单晶硅衬底中形成嵌入硅锗，即MOS的单晶硅衬底中形成应力源，当应力施加到MOS器件的沟道时，可提高载流子的迁移率，这是因为在沟道内施加的应力和对半导体结构产生的应力会影响带隙结构，破坏带结构的简并度，并改变载流子的有效质量。其中，PMOS(P-channel Metal-Oxide Semiconductor，P沟道金属氧化物但导体)与NMOS(N-channel Metal-Oxide Semiconductor，N沟道金属氧化物但导体)对于不同种类的应变会有不同的反应，具体而言，对沟道产生压应力可使PMOS的性能优化，反之，对沟道产生拉伸应力有利于NMOS的性能改善。

现有技术中常用的e-SiGe技术通常有两种，如图1和图2a所示的CMOS示意结构中，在PMOS晶体管1与NMOS晶体管2之间的单晶硅衬底3中形成了U型(U-Shape)凹槽4或∑型(Sigma-Shape)的凹槽4’，并通过外延生长，在U型或∑型凹槽4和4’内形成硅锗应力层，以硅锗应力层作为应力源。作为应力源的硅锗中，锗原子的浓度越高产生的应力越大，从原理上其作用于沟道的压应力也越大，但是锗原子的浓度过高时，同样会在PMOS 单晶硅衬底中形成晶格位错，引起附加的PMOS性能恶化。

为了解决单晶硅衬底中由于引入应力硅锗产生的晶格位错问题，以具有∑型的硅锗应力源为例，如图2b所示，在单晶硅衬底10上形成栅极结构11以及在栅极结构两侧分别形成隔离侧墙(offset spacer)12及主侧墙(main spacer)13后，对单晶硅衬底10进行刻蚀形成∑型凹槽，并在形成的∑型凹槽中先形成低锗浓度的硅锗缓冲层14，然后在形成高锗浓度的硅锗应力源15。虽然如此设置解决了晶格位错的问题，但是由于高锗浓度的应力源区域过小，由其产生的应力有限，使得PMOS性能的提升也收到一定的限制。

发明内容

本发明提供了一种半导体器件及其制造方法，以解决现有技术中由于应力源区域过小使得PMOS性能提升不完全的问题。

本发明采用的技术手段如下：一种PMOS晶体管的制造方法，包括：

提供单晶硅衬底；

在所述单晶硅衬底上形成栅极结构，并在所述栅极结构两侧形成隔离侧墙；

以所述栅极结构及隔离侧墙为屏蔽对所述单晶硅衬底进行刻蚀，以在所述栅极结构两侧的单晶硅衬底上形成沟槽；

通过外延生长在所述矩形沟槽内填充形成第一硅锗层；

在所述隔离侧墙两侧形成主侧墙，并以所述主侧墙作为屏蔽，对所述第一硅锗层进行刻蚀，以形成∑型凹槽；

在所述∑型凹槽内外延生成第二硅锗层，所述第二硅锗层中的锗原子浓度高于所述第一硅锗层中锗原子浓度；

形成源/漏区。

优选的，所述第一硅锗层的锗原子浓度小于等于15％，所述第二硅锗层的锗离子浓度为30％至50％。

优选的，通过干法刻蚀形成所述沟槽，且所述沟槽的深度为10-28nm。

优选的，通过刻蚀形成的∑型凹槽最宽处的宽度小于等于所述沟槽的宽度。

本发明还提供了一种PMOS晶体管，包括单晶硅衬底、源/漏区、在所述单晶硅衬底上形成的栅极结构以及依次位于所述栅极结构两侧的隔离侧墙和主侧墙，其中，

在所述栅极结构两侧的单晶硅衬底中形成有以所述栅极结构和隔离侧墙为屏蔽刻蚀形成的沟槽，且所述沟槽内填充有第一硅锗层；在所述沟槽内的第一硅锗层中形成有以所述栅极结构、隔离侧墙以及主侧墙为屏蔽刻蚀形成的∑型凹槽，且所述∑型凹槽内形成有第二硅锗层，且所述第二硅锗层中的锗原子浓度高于所述第一硅锗层中锗原子浓度。

优选的，所述第一硅锗层的锗原子浓度小于等于15％，所述第二硅锗层的锗离子浓度为30％至50％。

优选的，所述沟槽的深度为10-28nm。

优选的，所述∑型凹槽最宽处的宽度小于等于所述沟槽的宽度。

采用本发明的制造方法，以PMOS原有栅极结构及隔离侧墙作为屏蔽形成用于缓冲的第一硅锗层，再利用栅极结构、隔离侧墙以及主侧墙作为屏蔽形成作为应力源的第二硅锗层，在不增加额外工艺手段的前提下，最大化硅锗应力源的区域，在解决单晶硅衬底中由于引入应力硅锗产生的晶格位错问题的同时，亦增加了PMOS单晶硅衬底中的压应力，进而提高了PMOS晶体管的性能。

附图说明

图1为现有技术中具有U型应力源的PMOS晶体管示意图；

图2a为现有技术中具有∑型应力源的PMOS晶体管示意图；

图2b为现有技术中具有硅锗缓冲层和应力源的PMOS晶体管示意图；

图3为本发明制造PMOS晶体管的流程图；

图4a-图4f为本发明制造PMOS晶体管的流程结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及 实施例，对本发明进行进一步详细说明，应当理解，此处所描述的具体实施例仅仅用于解释本发明，并不用于限定本发明。

如图3所示，本发明提供了一种PMOS晶体管的制造方法，包括：

提供单晶硅衬底；

在所述单晶硅衬底上形成栅极结构，并在所述栅极结构两侧形成隔离侧墙；

以所述栅极结构及隔离侧墙为屏蔽对所述单晶硅衬底进行刻蚀，以在所述栅极结构两侧的单晶硅衬底上形成沟槽；

通过外延生长在所述矩形沟槽内填充形成第一硅锗层；

在所述隔离侧墙两侧形成主侧墙，并以所述主侧墙作为屏蔽，对所述第一硅锗层进行刻蚀，以形成∑型凹槽；

在所述∑型凹槽内外延生成第二硅锗层，所述第二硅锗层中的锗原子浓度高于所述第一硅锗层中锗原子浓度；

形成源/漏区。

以下结合附图4a～图4f对本发明提供的一种PMOS晶体管制造方法进行详细的说明。

如图4a所示，在提供的单晶硅衬底20上形成栅极结构21，并在栅极结构21的两侧形成隔离侧壁层22；其中，由于本发明未涉及栅极结构21的改进，所以未于图中明确示出栅极结构21的具体结构，本领域人员可通过公知技术手段以及本领域公知常识在单晶硅衬底20上形成包括栅极多晶硅层和设置于栅极多晶硅层与单晶硅衬底20之间的栅极绝缘层的栅极结构21。

参照图4b，以图4a中所得到的栅极结构21及隔离侧壁层22作为屏蔽，对单晶硅衬底20进行刻蚀，形成沟槽23；在本实施例中，通过干法刻蚀形成沟槽23，沟槽23的深度为10-28nm；

如图4c所示，在沟槽23内外延生成第一硅锗层24，在本实施例中第一硅锗层24中锗原子浓度小于等于15％；

参照图4d，在栅极结构21的隔离侧墙22两侧形成主侧墙25，并以所得到 的结构，对第一硅锗层24进行刻蚀形成∑型凹槽26；具体形成∑型凹槽26的工艺，为本领域公知常识，如文献A 28nm poly/SiON CMOS technology forlow-power SoC applications，2011 Symposium on VLSI Technology-Digest of Technical Papers(June 2011)，pg.38-39及High performance 30 nm gate bulk CMOS for 45 nm node with ∑-shaped SiGe-SD，Electron Devices Meeting，2005.IEDM Technical Digest.IEEE International，Issue Date：5-5 Dec.2005，On page(s)：4pp.-240均有公开；并且，刻蚀工艺参数以及∑型凹槽26的具体尺寸可根据具体PMOS晶体管的尺寸以及本领域惯用技术手段进行调整，在本实施例中，为了达到更好的效果，优选∑型凹槽26最宽处的宽度L2小于等于沟槽23的宽度L1。

如图4e所示，在∑型凹槽26内外延生成第二硅锗层27，第二硅锗层27的锗原子浓度大于第一硅锗层24中锗原子的浓度，本实施例中优选第二硅锗层27的锗原子浓度为30％至50％。

参照图4f，以图4e所得到的结构作为屏蔽，执行离子注入，形成源/漏区28。

本发明还进一步提供了一种利用上述实施例方法制造的PMOS晶体管，如图4f所示，包括单晶硅衬底20、源/漏区28、在单晶硅衬底20上形成的栅极结构21以及依次位于栅极结构21两侧的隔离侧墙22和主侧墙25，其中，

在栅极结构21两侧的单晶硅衬底20中形成有以栅极结构21和隔离侧墙22为屏蔽刻蚀形成的沟槽，且沟槽内填充有第一硅锗层24；在沟槽内的第一硅锗层24中形成有以栅极结构21、隔离侧墙22以及主侧墙25为屏蔽刻蚀形成的∑型凹槽，且∑型凹槽内形成有第二硅锗层27，且第二硅锗层27中的锗原子浓度高于第一硅锗层24中锗原子浓度。

采用本发明的制造方法，以PMOS原有栅极结构及隔离侧墙作为屏蔽形成用于缓冲的第一硅锗层，再利用栅极结构、隔离侧墙以及主侧墙作为屏蔽形成作为应力源的第二硅锗层，在不增加额外工艺手段的前提下，最大化硅锗应力源的区域，在解决单晶硅衬底中由于引入应力硅锗产生的晶格位错问 题的同时，亦增加了PMOS衬底中的压应力，进而提高了PMOS晶体管的性能。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (8)

1.一种PMOS晶体管的制造方法，包括：

提供单晶硅衬底；

在所述单晶硅衬底上形成栅极结构，并在所述栅极结构两侧形成隔离侧墙；

以所述栅极结构及隔离侧墙为屏蔽对所述单晶硅衬底进行刻蚀，以在所述栅极结构两侧的单晶硅衬底上形成矩形沟槽；

通过外延生长在所述矩形沟槽内填充形成第一硅锗层；

在所述隔离侧墙两侧形成主侧墙，并以所述主侧墙作为屏蔽，对所述第一硅锗层进行刻蚀，以形成Σ型凹槽；

在所述Σ型凹槽内外延生成第二硅锗层，所述第二硅锗层中的锗原子浓度高于所述第一硅锗层中锗原子浓度；

形成源/漏区。

2.根据权利要求1所述的方法，其特征在于，所述第一硅锗层的锗原子浓度小于等于15％，所述第二硅锗层的锗离子浓度为30％至50％。

3.根据权利要求1所述的方法，其特征在于，通过干法刻蚀形成所述矩形沟槽，且所述矩形沟槽的深度为10-28nm。

4.根据权利要求1所述的方法，其特征在于，通过刻蚀形成的Σ型凹槽最宽处的宽度小于等于所述矩形沟槽的宽度。

5.一种PMOS晶体管，包括单晶硅衬底、源/漏区、在所述单晶硅衬底上形成的栅极结构以及依次位于所述栅极结构两侧的隔离侧墙和主侧墙，其特征在于，

在所述栅极结构两侧的单晶硅衬底中形成有以所述栅极结构和隔离侧墙为屏蔽刻蚀形成的沟槽，且所述沟槽内填充有第一硅锗层；在所述沟槽内的第一硅锗层中形成有以所述栅极结构、隔离侧墙以及主侧墙为屏蔽刻蚀形成的Σ型凹槽，且所述Σ型凹槽内形成有第二硅锗层，且所述第二硅锗层中的锗原子浓度高于所述第一硅锗层中锗原子浓度。

6.根据权利要求5所述的PMOS晶体管，其特征在于，所述第一硅锗层的锗原子浓度小于等于15％，所述第二硅锗层的锗离子浓度为30％至50％。

7.根据权利要求5所述的PMOS晶体管，其特征在于，所述沟槽的深度为10-28nm。

8.根据权利要求5所述的PMOS晶体管，其特征在于，所述Σ型凹槽最宽处的宽度小于等于所述沟槽的宽度。