CN104124167A - Mos晶体管及其形成方法 - Google Patents
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Abstract
一种MOS晶体管及其形成方法，所述MOS晶体管的形成方法包括：提供半导体衬底，所述半导体衬底表面具有栅极结构；刻蚀所述栅极结构两侧的半导体衬底，形成凹槽；在所述凹槽的靠近栅极结构一侧的侧壁表面形成扩散阻挡层，所述扩散阻挡层覆盖沟道区域的两侧；在所述凹槽内形成源极和漏极。所述MOS晶体管的形成方法能够改善晶体管的短沟道效应，提高晶体管的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种MOS晶体管及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路集成化程度越来越高，器件的尺寸也不断减小。然而器件尺寸的不断减小导致器件的性能也受到很大的影响。例如，当沟道的长度缩小到一定程度，器件开始表现出短沟道效应，包括载流子迁移率下降、阈值电压增大以及漏极感应势垒下降（DIBL）等问题。
在现有的MOS制造工艺中，为了抑制短沟道效应，在形成晶体管的源/漏极之前，通常会采用轻掺杂源/漏（LDD）和晕环（Halo）注入形成轻掺杂区和晕环区。
请参考图1至图3，为采用现有技术形成MOS晶体管的剖面结构示意图。
请参考图1，提供半导体衬底10，所述半导体衬底10表面形成有栅极结构20，所述栅极结构20包括位于半导体衬底10表面的栅介质层21以及栅介质层21表面的栅极22。
请参考图2，在所述栅极结构20侧壁表面形成偏移侧墙23；以所述偏移侧墙23和栅极结构20作为掩膜，对栅极结构20两侧的半导体衬底10进行轻掺杂离子注入，形成轻掺杂区31；进行晕环离子注入，形成包围所述轻掺杂区31的晕环离子注入区32。
请参考图3，在所述偏移侧墙23表面形成侧墙24，以所述栅极结构20、偏移侧墙23和侧墙24作为掩膜，刻蚀半导体衬底10，形成沟槽。如果形成的是PMOS晶体管，则在所述沟槽内形成锗硅层；如果形成的是NMOS晶体管，则在所述沟槽内形成碳化硅层；进行源漏注入工艺，形成源/漏极40。
采用现有技术形成的MOS晶体管，容易产生漏极感应势垒降低和源漏穿通现象，从而严重影响晶体管的性能和可靠性。
发明内容
本发明解决的问题是提供一种MOS晶体管及其形成方法，改善MOS晶体管的源漏穿通和漏极感应势垒降低等短沟道效应。
为解决上述问题，本发明提供一种MOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有栅极结构；刻蚀所述栅极结构两侧的半导体衬底，形成凹槽；对所述凹槽的靠近栅极结构一侧的侧壁表面形成扩散阻挡层，所述扩散阻挡层覆盖沟道区域的两侧；在所述凹槽内形成源极和漏极。
可选的，形成所述扩散阻挡层的方法包括：对所述凹槽的靠近栅极结构一侧的侧壁进行离子注入，形成所述扩散阻挡层。
可选的，所述离子注入的深度为1nm～20nm，注入离子的浓度为1E19atom/cm3～5E20atom/cm3。
可选的，所述离子注入的离子包括：C、N、Ge、Sn中的一种或几种。
可选的，所述离子注入的离子为C，注入能量为0.5KeV～2KeV，注入剂量为1E13atom/cm2～1E14atom/cm2，注入角度为0度～40度。
可选的，所述离子注入的离子为N，注入能量为0.5KeV～3KeV，注入剂量为1E13atom/cm2～1E14atom/cm2，注入角度为0度～40度。
可选的，形成所述扩散阻挡层的方法包括：在所述凹槽内壁表面形成外延层，在形成所述外延层的过程中进行原位掺杂，形成所述扩散阻挡层。
可选的，所述外延层的厚度为10nm～25nm。
可选的，所述原位掺杂的离子包括：C、N、Ge、Sn中的一种或几种。
可选的，所述原位掺杂的离子浓度为1E18atom/cm3～1E19atom/cm3。
可选的，还包括，在形成所述扩散阻挡层之后，进行退火处理。
可选的，所述退火的温度为900℃～1100℃，退火时间为10s～60s。
可选的，还包括：在形成所述凹槽之前，对所述栅极结构两侧的半导体衬底进行轻掺杂离子注入，形成轻掺杂区。
可选的，还包括：在形成所述轻掺杂区之后，进行晕环离子注入，形成包围轻掺杂区的晕环区。
可选的，所述凹槽的形状为“Σ”形、“U”形或“V”形。
可选的，形成所述源极和漏极的方法为：在所述凹槽内形成源漏材料层，并对所述源漏材料层进行重掺杂并退火，形成源极和漏极。
可选的，当待形成的晶体管为PMOS晶体管时，所述源漏材料层的材料为SiGe。
可选的，当待形成的晶体管为NMOS晶体管时，所述源漏材料层的材料为SiC。
本发明的技术方案还提供了一种采用上述方法形成的MOS晶体管，包括：半导体衬底；位于所述半导体衬底表面的栅极结构；位于所述栅极结构两侧的半导体衬底内的凹槽；位于所述凹槽的靠近栅极结构一侧的侧壁表面的扩散阻挡层，所述扩散阻挡层覆盖沟道区域的两侧；位于所述凹槽内的源极和漏极。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案，在形成所述MOS晶体管的源极和漏极之前，在所述凹槽靠近栅极结构一侧的侧壁表面形成扩散阻挡层，所述扩散阻挡层可以阻挡源极和漏极内的掺杂离子向晶体管的沟道区域内扩散，从而避免源漏穿通效应，能显著改善晶体管的短沟道效应。
进一步的，所述扩散阻挡层内掺杂有C、N、Ge、Sn中的一种或几种离子，所述掺杂离子可以降低扩散阻挡层中的分离的间隙式缺陷数目，而源极和漏极的掺杂离子，例如B、P等，主要是依赖所述分离的间隙式缺陷来进行扩散的，所以，所述扩散阻挡层能够有效阻挡所述源极和漏极内的掺杂离子向沟道区域内扩散，避免源漏穿通效应。
进一步的，所述扩散阻挡层掺杂C、N、Ge、Sn中的一种或几种离子，所述掺杂离子改变扩散阻挡层的晶格结构，使扩散阻挡层对沟道区域产生应力作用：掺杂C、N离子可以使所述扩散阻挡层对沟道区域产生拉应力；而掺杂Ge或Sn离子可以使所述扩散阻挡层对沟道区域产生压应力。从而提高晶体管的沟道区域的载流子的迁移率，提高晶体管的性能。
附图说明
图1至图3是本发明的现有技术的PMOS晶体管的形成过程的剖面示意图；
图4至图8是本发明的实施例中MOS晶体管的形成过程的剖面示意图。
具体实施方式
如背景技术中所述，现有技术形成的MOS晶体管的源漏穿通和漏极感应势垒降低等现象，会严重影响晶体管的性能和可靠性。
研究发现，现有技术在形成晶体管的轻掺杂区和晕环区之后，采用SiGe或SiC源漏工艺形成晶体管的源极和漏极，所述晶体管的短沟道效应严重。主要是由于在形成晶体管的源漏过程中，要对半导体衬底进行刻蚀形成凹槽，在刻蚀所述半导体衬底形成凹槽的时候，会不可避免的去除掉部分之前形成的晕环区，导致所述晕环区面积减小，对源漏掺杂离子的扩散阻挡作用也相应减小；并且由于形成的源极和漏极的深度大于晕环区的深度，在刻蚀掉部分晕环区之后，所述凹槽靠近沟道区域一侧的侧壁有部分未被晕环区包围，后续形成的源极和漏极内的杂质离子很容易通过所述未被晕环区包围侧壁扩散进入沟道区域，从而导致了源漏穿通等短沟道效应。
由于所述晕环离子注入都是带角度的注入，所以注入能量过大会对栅介质层的边缘造成破坏，影响晶体管的性能；随着晶体管尺寸的缩小，所述晕环离子注入的角度不能过大，而提高晕环离子注入的能量，对短沟道效应的改善有限。提高晕环离子注入深度，虽然可能会改善远离硅表面的源漏穿通现象，但是由于注入深度较大，会使得浅表面处晕环区的浓度较低，源漏轻掺杂区附近的穿通效应会更加严重。所以，无法通过加大晕环离子注入的深度和能量来减少所述源漏穿通现象。
为此，本发明的技术方案提出了一种MOS晶体管的形成方法，在形成源漏区域的沟槽之后，在所述沟道两侧和源漏之间形成扩散阻挡层，提高对源漏掺杂离子的阻挡作用，从而抑制源漏穿通现象，改善短沟道效应，从而提高晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图4，提供半导体衬底100，所述半导体衬底100表面具有栅极结构200，所述栅极结构200包括：半导体衬底100表面的栅介质层201和所述栅介质层201表面的栅极202。在所述栅极结构200的侧壁表面形成偏移侧墙203。
所述半导体衬底100为硅衬底、硅锗衬底、绝缘体上硅衬底其中的一种。在本实施例中，所述半导体衬底100为硅衬底。本领域的技术人员可以根据待形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应过分限制本发明的保护范围。本实施例中，所述半导体衬底100为晶面为（100）的硅衬底。本发明的实施例中，所述半导体衬底100内还形成有浅沟槽隔离结构（图中未示出），所述浅沟槽隔离结构的材料为氧化硅，用于隔离相邻的MOS晶体管。
所述栅介质层201的材料为氧化硅或高介质材料，所述栅极202的材料为多晶硅、掺杂的多晶硅或金属等材料。
本实施例中，还在所述栅极结构两侧形成偏移侧墙203。所述偏移侧墙203的材料为氧化硅、氮化硅等介质材料。所述偏移侧墙203作为后续进行掺杂或外延工艺的掩膜，并且保护所述栅介质层201和栅极202在后续的工艺中不受损伤，并且通过偏移侧墙203的厚度可以调整后续形成的源极和漏极与沟道区域之间的距离。
请参考图5，对所述栅极结构200两侧的半导体衬底100进行轻掺杂离子注入和晕环离子注入，形成轻掺杂区301和包围所述轻掺杂区301的晕环区302。
当所述晶体管为PMOS晶体管时，所述轻掺杂离子注入采用的是P型离子，例如B、In等；当所述晶体管为NMOS晶体管时，所述轻掺杂离子注入采用的是N型离子，例如As或P等。所述轻掺区301的形成工艺为：以所述栅极结构200和偏移侧墙203为掩膜，在所述栅极结构200两侧的半导体衬底100内注入杂质离子，所述离子注入的剂量为1E14atom/cm2～1E15atom/cm2，注入的能量范围为0.5KeV～4KeV，注入的倾斜角度范围为0度～15度。
本实施例中，在进行所述轻掺杂离子注入形成轻掺杂区301之后，继续以所述栅极结构200和偏移侧墙203为掩膜，在所述栅极结构200两侧的半导体衬底内进行晕环离子注入，形成包围所述轻掺杂区301的晕环区302。当所述晶体管为PMOS晶体管时，所述晕环离子注入采用的是N型离子，例如As或P等；当所述晶体管为NMOS晶体管时，所述晕环离子注入采用的是P型离子，所述P型离子包括B、In等。所述晕环离子注入的离子能量为15KeV～60KeV，剂量为3E13atom/cm2～6E13atom/cm2，离子注入角度为25度～35度。所述晕环区302的掺杂离子与轻掺杂区的掺杂离子电性相反，使得所述轻掺杂区在靠近栅极结构下方的耗尽区变窄，缓解短沟道效应。
在本发明的其他实施例中，也可以先进行所述晕环离子注入，形成所述晕环区302，再进行轻掺杂离子注入，形成所述轻掺杂区301。
在形成所述轻掺杂区301和晕环区302之后，进行退火处理，同时激活所述轻掺杂区301和晕环区302内的掺杂离子。在形成晕环区302之后再对所述轻掺杂区301和晕环区302进行退火激活，可以防止退火过程中轻掺杂区301中的掺杂离子向沟道区域中大量扩散，导致沟道长度减小或发生穿通。所述退火处理的温度可以是900℃～1100℃，退火时间为10s～60s。
在本发明的其他实施例中，也可以在形成轻掺杂区301和晕环区302的过程中，在进行轻掺杂注入之后和晕环离子注入之后分别进行退火处理。
在本发明的其他实施例中，也可以不形成所述轻掺杂区301和晕环区302，或者仅单独形成所述轻掺杂区301或者所述晕环区302。
请参考图6，在所述偏移侧墙203表面形成侧墙204，以所述侧墙204、偏移侧墙203和栅极结构200为掩膜，刻蚀所述栅极结构200两侧的半导体衬底100，去除部分轻掺杂区301、部分晕环区302和部分未被离子注入的半导体衬底100，形成凹槽401。
具体的，所述侧墙204的材料为氧化硅层、氮化硅层或者两者的叠层结构。所述侧墙204保护所述栅极结构200并且定义后续形成的源极、漏极与栅极结构之间的距离。
在本发明的其他实施例中，也可以不形成所述侧墙204，以所述偏移侧墙203和栅极结构200作为掩膜刻蚀所述半导体衬底形成凹槽401。
本实施例中，所述半导体衬底100的晶面为（100），所述凹槽401的剖面形状为Σ形。所述凹槽401的形成工艺为：先采用干法刻蚀工艺在栅极结构两侧的半导体衬底内形成U形的开口；然后采用湿法刻蚀工艺沿所述开口进行刻蚀，例如采用TMAH（四甲基氢氧化铵）溶液或NaOH溶液进行湿法刻蚀，由于TMAH溶液沿（100）和（110）晶面的刻蚀速度大于沿（111）晶面的刻蚀速度，所以可以形成Σ形的凹槽401。本发明的其他实施例中，也可以仅采用干法刻蚀或者湿法刻蚀形成所述Σ形的凹槽401。
在本发明的其他实施例中，也可以采用不同晶面的半导体衬底，形成剖面形状为U形或V形的凹槽401。所述Σ形的凹槽与U形或V形凹槽相比，由于凹槽的侧壁面积更大，后续在所述Σ形的凹槽内形成的源极、漏极以及Σ形的凹槽侧壁表面形成的阻挡层对沟道区域的应力作用更大。
由于在形成所述凹槽401的过程中，会刻蚀掉部分已经形成的晕环区302，使晕环区的面积减小，导致所述晕环区对后续形成的源极和漏极的掺杂离子的扩散阻挡作用下降
请参考图7，对所述凹槽401的靠近栅极结构200一侧的侧壁进行离子注入，在所述凹槽401靠近栅极结构200一侧的侧壁表面形成扩散阻挡层500，所述扩散阻挡层500覆盖沟道区域的两侧。
所述离子注入的离子包括：C、N、Ge、Sn中的一种或几种，离子注入的深度为1nm～20nm，注入离子的浓度为1E19atom/cm3～5E20atom/cm3。
本实施例中，所述离子注入的离子为C，注入能量为0.5KeV～2KeV，注入剂量为1E13atom/cm2～1E14atom/cm2，注入角度为0度～40度，朝向所述凹槽401靠近栅极结构一侧的侧壁。
在本发明的另一实施例中，所述离子注入的离子为N，注入能量为0.5KeV～3KeV，注入剂量为1E13atom/cm2～1E14atom/cm2，注入角度为0度～40度，朝向所述凹槽401靠近栅极结构一侧的侧壁。
在本发明的另一个实施例中，所述离子注入的离子还可以使C、N、Ge或Sn中任意两种或者三种离子的组合。
在本实施例中，由于形成的所述凹槽401为Σ形，部分凹槽位于所述侧墙204下方，在本发明的实施例中，由于离子注入角度较小，会在凹槽401底部也形成部分扩散阻挡层。所述离子注入过程中，凹槽401侧壁上部分接触到的离子较少，所以靠近衬底表面位置的扩散阻挡层500的厚度小于位于沟槽401底部位置的扩散阻挡层500的厚度。在本发明的其他实施例中，实施凹槽401还可以是U形或者V形，凹槽401的侧壁接触到的注入离子较多，此时形成的扩散阻挡层的厚度均匀。
在本发明的其他实施例中，也可以采用外延工艺形成所述扩散阻挡层。具体的在所述凹槽401内壁表面外延形成外延层，在形成所述外延层的过程中进行原位掺杂，在所述外延层内掺杂C、N、Ge、Sn中的一种或几种离子，形成扩散阻挡层，所述原位掺杂的离子浓度为1E18atom/cm3～1E19atom/cm3。位于凹槽底部表面的所述外延层的厚度为10nm～25nm，由于凹槽底部接触到的外延气体浓度大于凹槽侧壁接触到的外延气体浓度，所以，位于凹槽侧壁表面的外延层的厚度小于凹槽底部表面的外延层的厚度。
具体的，采用外延工艺形成所述扩散阻挡层的方法包括：采用化学气相沉积工艺进行外延生长，所述外延生长的温度为600℃～800℃，采用的硅源气体可以是SiH4、SiH2Cl2或SiHCl3等气体中的一种或几种，采用的离子源可以是CH4、GeH4、NH3或SnH4等气体中的一种或几种。
采用外延工艺形成的所述扩散阻挡层会覆盖所述凹槽401的整个内壁，并且由于凹槽底部接触到的外延气体较多，所述凹槽底部形成的扩散阻挡层的厚度会大于其侧壁表面形成的扩散阻挡层的厚度，使凹槽401的深度下降。所以为了保证后续形成的源极和漏极的深度，可以在刻蚀形成所述凹槽401的时候，将所述凹槽401的深度加深。
与离子注入形成所述扩散阻挡层相比，采用外延工艺形成所述扩散阻挡层，需要较高的成本，并且由于所述扩散阻挡的厚度较低，所以外延工艺的工艺参数较难调整，但是采用外延工艺形成扩散阻挡层的缺陷较少，有利于后续外延形成源极和漏极的质量，而采用离子注入工艺形成所述扩散阻挡层的工艺可靠性较高，但是离子注入会在所述扩散阻挡层中造成缺陷。具体实施例中，可以根据产品性能和工艺成本综合考虑，采用合适的方法形成所述扩散阻挡层。
在本发明的其他实施例中，也可以先形成外延层，然后对所述外延层靠近栅极结构的一侧进行离子注入，形成所述扩散阻挡层，提高所述扩散阻挡层的厚度，提高对源极和漏极内的掺杂离子的扩散阻挡作用。
在本发明的其他实施例中，也可以在对凹槽靠近栅极结构一侧的侧壁进行离子注入形成扩散阻挡层之后，在采用外延工艺在所述凹槽内壁再形成一层扩散阻挡层，提高所述扩散阻挡层的厚度，提高对源极和漏极内的掺杂离子的扩散阻挡作用。
所述扩散阻挡层500中掺杂Ge、Sn离子会在半导体衬底中形成SiGe或SiSn晶体材料，所述SiGe或SiSn晶体中的间隙式缺陷与衬底相比，有明显减少；而掺杂C或N离子，也会改变衬底的晶体结构，C或N离子与衬底中的间隙式缺陷相互作用，形成难以分解的缺陷团簇，使得相互分离的间隙式缺陷数量减小；而源极或漏极中掺杂的杂质离子例如B、P等离子的扩散主要依赖于分离的间隙式缺陷，而由于掺杂了C、N、Ge或Sn离子，使得扩散阻挡层中分离的间隙式缺陷减小，提高了扩散阻挡层的势垒，从而所述掺杂有C、N、Ge或Sn中的一种多种离子的扩散阻挡层500可以显著抑制源极和漏极中的掺杂离子的扩散，阻止它们向沟道区域扩散，进而可以改善源漏穿通等短沟道效应，提高晶体管的性能。
并且，所述扩散阻挡层500覆盖所述源极和漏极靠近沟道区域一侧的侧壁和底部，从而对源极和漏极内的掺杂离子有较高的阻挡作用，所述源极和漏极内的掺杂离子不能从源极和漏极的底部向外扩散进入沟道区域。并且，形成所述扩散阻挡层500不会对后续形成的源极和漏极的工艺造成影响，不会对所述源极和漏极内的掺杂离子在源极和漏极内部的扩散造成影响，所以不会提高所述源极和漏极的电阻。
本实施例中，在形成所述扩散阻挡层500之后，对所述扩散阻挡层500进行退火处理，激活所述掺杂离子，并且通过退火处理降低所述扩散阻挡层500中的缺陷。本实施例中，采用快速热退火工艺进行退火处理，所述退火温度为900℃～1100℃，退火时间为10s～60s。在本发明的其他实施例中，还可以采用采用尖峰退火工艺或激光退火工艺对所述阻挡层500进行退火处理。
在本发明的其他实施例中，也可以在进行轻掺杂离子注入和晕环离子注入之后不进行退火处理，而是在形成扩散阻挡层500之后进行退火处理，同时激活轻掺杂区301、晕环区302和扩散阻挡层500内的掺杂离子。这样可以减少退火处理的次数，降低工艺流程中的热预算，简化工艺步骤，降低工艺成本。
请参考图8，在所述凹槽401（请参考图7）中，形成源极402和漏极403。
形成所述源极402和漏极403的方法为：在所述凹槽内形成源漏材料层，并对所述源漏材料层进行重掺杂并退火，形成源极402和漏极403。
具体的，当待形成的晶体管为PMOS晶体管时，所述源漏材料层的材料为SiGe，重掺杂的离子为P型离子，例如B或In；当待形成的晶体管为NMOS晶体管时，所述源漏材料层的材料为SiC，所述重掺杂的离子为N型离子，例如As或P等。
采用SiGe或SiC作为源极402和漏极403的材料，可以对PMOS晶体管或NMOS晶体管的沟道区域产生应力作用，从而提高所述PMOS或NMOS晶体管的沟道区域内的载流子迁移率，从而提高晶体管的性能。而所述扩散阻挡层500中掺杂有C、N、Ge或Sn离子，也会给沟道产生一定的应力作用，从而可以提高沟道区域受到的应力。
本发明的一个实施例中，当待形成的晶体管为PMOS晶体管时，所述PMOS晶体管的源极和漏极的材料为SiGe，所述SiGe会对晶体管的沟槽区域产生压应力，从而提高PMOS晶体管的空穴载流子的迁移率。当所述扩散阻挡层内掺杂了Ge或Sn时，部分形成SiGe或SiSn晶体，同样会对沟道区域产生压应力，从而可以提高所述晶体管的沟道区域受到的应力大小。而当所述扩散阻挡层内掺杂了C或N时，部分形成SiC或SiN晶体，所述SiC或SiN晶体的晶格常数小于Si晶体的晶格常数，所以所述扩散阻挡层内部会形成一个向内的压缩应力，从而源极和漏极对沟道区域产生的压应力更容易通过所述扩散阻挡层传递到沟道区域，从而也可以提高所述晶体管的沟道区域受到的应力大小。
本发明的另一个实施例中，当待形成的晶体管为NMOS晶体管时，所述NMOS晶体管的源极和漏极的材料为SiC，所述SiC会对晶体管的沟槽区域产生张应力，从而提高NMOS晶体管的电子载流子的迁移率。当所述扩散阻挡层内掺杂了C或N时，部分形成SiC或SiN晶体，同样会对沟道区域产生压应力，从而可以提高所述晶体管的沟道区域受到的应力大小。而当所述扩散阻挡层内掺杂了Ge或Sn时，部分形成SiGe或SiSn晶体，所述SiGe或SiSn晶体的晶格常数大于Si晶体的晶格常数，所以所述扩散阻挡层内部会形成一个向外的张应力，从而源极和漏极产生的张应力更容易通过所述扩散阻挡层传递到沟道区域，从而也可以提高所述晶体管的沟道区域受到的应力大小。
本实施例中，形成PMOS晶体管，所述源漏材料层的材料为SiGe。在本发明的其他实施例中，所述源漏材料层包括位于扩散阻挡层500和凹槽401内壁表面的SiGe缓冲层、位于所述SiGe缓冲层表面的SiGe体层和位于所述SiGe体层表面的覆盖层。其中所述SiGe缓冲层的厚度为锗的含量是1%-20%，并且所述SiGe缓冲层为轻掺杂或未被掺杂；所述SiGe体层的厚度为锗的含量是20%～40%，掺杂离子浓度为0～2E20atom/cm3；所述覆盖层的材料为轻掺杂或未掺杂的Si或SiGe，后续在所述覆盖层表面可以形成金属硅化物层，以降低源极402和漏极403的接触电阻。在所述扩散阻挡层500和凹槽401内壁表面首先形成低掺杂或未被掺杂的SiGe缓冲层可以减少SiGe体层中的掺杂离子向沟道区域扩散，并且由于SiGe缓冲层的Ge含量较低，可以减少SiGe体层与半导体衬底之间的位错，提高源漏SiGe体层的沉积质量。
本实施例中，在所述凹槽401（请参考图7）内形成SiGe层之后，对所述SiGe层进行离子注入，使所述SiGe层重掺杂。
在本发明的其他实施例中，也可以在形成所述源漏材料层的过程中，进行原位掺杂，使所述源漏材料层重掺杂，并进行退火激活所述掺杂离子。
本发明的实施例中，在形成所述源极和漏极之前，在凹槽靠近栅极结构一侧的侧壁表面形成扩散阻挡层，所述扩散阻挡能可以有效阻挡后续形成的源极和漏极中的掺杂离子向晶体管的沟道区域扩散。并且，所述扩散阻挡层内掺杂离子，还可以提高所述源极和漏极对晶体管的沟道区域产生的应力作用，提高晶体管的性能。
本发明的实施例，还提供了一种采用上述方法形成的MOS晶体管。
请参考图8，所述MOS晶体管包括半导体衬底100，位于所述半导体衬底100表面的栅极结构200；位于所述栅极结构200两侧的半导体衬底内的源极402和漏极403；位于所述源极402、漏极403和栅极结构200下方的沟道区域之间扩散阻挡层500。
所述栅极结构200包括位于半导体衬底表面的栅介质层201和位于所述栅介质层201表面的栅极202。
本实施例中，所述栅极结构200两侧还具有偏移侧墙203和侧墙204，所述偏移侧墙203的材料为氧化硅、氮化硅等介质材料，，所述侧墙204的材料为氧化硅层、氮化硅层或者两者的叠层结构。
位于栅极结构200下方，靠近源极402和漏极403两侧的半导体衬底100内还具有轻掺杂区301和包围所述轻掺杂区301的晕环区302，所述轻掺杂区301的掺杂类型与MOS晶体管的类型相同，所述晕环区302的掺杂离子与轻掺杂区的掺杂离子电性相反，使得所述轻掺杂区在靠近栅极结构下方的耗尽区变窄，缓解短沟道效应。
所述扩散阻挡层500内掺杂有C、N、Ge或Sn中的一种或几种离子，所述扩散阻挡层位于源极和漏极靠近沟道区域的侧壁表面以及源极和漏极的底部，所述源极和漏极底部的扩散阻挡层的厚度为10nm～25nm。
所述扩散阻挡层所述扩散阻挡能可以有效阻挡后续形成的源极和漏极中的掺杂离子向晶体管的沟道区域扩散。并且，所述扩散阻挡层内掺杂离子，还可以提高所述源极和漏极对晶体管的沟道区域产生的应力作用，提高晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种MOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有栅极结构；
刻蚀所述栅极结构两侧的半导体衬底，形成凹槽；
在所述凹槽的靠近栅极结构一侧的侧壁表面形成扩散阻挡层，所述扩散阻挡层覆盖沟道区域的两侧；
在所述凹槽内形成源极和漏极。
2.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，形成所述扩散阻挡层的方法包括：对所述凹槽的靠近栅极结构一侧的侧壁进行离子注入，形成所述扩散阻挡层。
3.根据权利要求2所述的MOS晶体管的形成方法，其特征在于，所述离子注入的深度为1nm～20nm，注入离子的浓度为1E19atom/cm3～5E20atom/cm3。
4.根据权利要求2所述的MOS晶体管的形成方法，其特征在于，所述离子注入的离子包括：C、N、Ge、Sn中的一种或几种。
5.根据权利要求2所述的MOS晶体管的形成方法，其特征在于，所述离子注入的离子为C，注入能量为0.5KeV～2KeV，注入剂量为1E13atom/cm2～1E14atom/cm2，注入角度为0度～40度。
6.根据权利要求2所述的MOS晶体管的形成方法，其特征在于，所述离子注入的离子为N，注入能量为0.5KeV～3KeV，注入剂量为1E13atom/cm2～1E14atom/cm2，注入角度为0度～40度。
7.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，形成所述扩散阻挡层的方法包括：在所述凹槽内壁表面形成外延层，在形成所述外延层的过程中进行原位掺杂，形成所述扩散阻挡层。
8.根据权利要求7所述的MOS晶体管的形成方法，其特征在于，所述外延层的厚度为10nm～25nm。
9.根据权利要求7所述的MOS晶体管的形成方法，其特征在于，所述原位掺杂的离子包括：C、N、Ge、Sn中的一种或几种。
10.根据权利要求7所述的MOS晶体管的形成方法，其特征在于，所述原位掺杂的离子浓度为1E18atom/cm3～1E19atom/cm3。
11.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，还包括，在形成所述扩散阻挡层之后，进行退火处理。
12.根据权利要求11所述的MOS晶体管的形成方法，其特征在于，所述退火的温度为900℃～1100℃，退火时间为10s～60s。
13.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，还包括：在形成所述凹槽之前，对所述栅极结构两侧的半导体衬底进行轻掺杂离子注入，形成轻掺杂区。
14.根据权利要求2所述的MOS晶体管的形成方法，其特征在于，还包括：在形成所述轻掺杂区之后，进行晕环离子注入，形成包围轻掺杂区的晕环区。
15.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述凹槽的形状为“Σ”形、“U”形或“V”形。
16.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，形成所述源极和漏极的方法为：在所述凹槽内形成源漏材料层，并对所述源漏材料层进行重掺杂并退火，形成源极和漏极。
17.根据权利要求16所述的MOS晶体管的形成方法，其特征在于，当待形成的晶体管为PMOS晶体管时，所述源漏材料层的材料为SiGe。
18.根据权利要求16所述的MOS晶体管的形成方法，其特征在于，当待形成的晶体管为NMOS晶体管时，所述源漏材料层的材料为SiC。
19.一种MOS晶体管，其特征在于，所述MOS晶体管采用权利要求1至18任意一项权利要求所述的MOS晶体管的形成方法所形成，包括：
半导体衬底；
位于所述半导体衬底表面的栅极结构；
位于所述栅极结构两侧的半导体衬底内的凹槽；
位于所述凹槽的靠近栅极结构一侧的侧壁表面的扩散阻挡层，所述扩散阻挡层覆盖沟道区域的两侧；
位于所述凹槽内的源极和漏极。
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Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106158634A (zh) * | 2015-03-30 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN107045984A (zh) * | 2016-02-05 | 2017-08-15 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN107785261A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
| CN108074973A (zh) * | 2016-11-18 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108257870A (zh) * | 2016-12-28 | 2018-07-06 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效晶体管及其制造方法 |
| CN108281485A (zh) * | 2017-01-06 | 2018-07-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108305902A (zh) * | 2017-06-16 | 2018-07-20 | 睿力集成电路有限公司 | 一种半导体晶体管结构 |
| CN108417632A (zh) * | 2017-02-10 | 2018-08-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN108428668A (zh) * | 2018-03-14 | 2018-08-21 | 上海华力集成电路制造有限公司 | 具有hkmg的pmos的制造方法 |
| CN108695159A (zh) * | 2017-04-05 | 2018-10-23 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及其制造方法 |
| CN108695158A (zh) * | 2017-04-05 | 2018-10-23 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及其制造方法 |
| CN108962987A (zh) * | 2017-05-19 | 2018-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN109037069A (zh) * | 2017-06-09 | 2018-12-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109087859A (zh) * | 2017-06-13 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN110047754A (zh) * | 2018-01-16 | 2019-07-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
| CN110323137A (zh) * | 2018-03-30 | 2019-10-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110838445A (zh) * | 2018-08-15 | 2020-02-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN112582471A (zh) * | 2019-09-29 | 2021-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及形成方法 |
| CN112750784A (zh) * | 2021-01-22 | 2021-05-04 | 上海华虹宏力半导体制造有限公司 | 改善分栅快闪存储器串扰失效的工艺制造方法 |
| CN113394287A (zh) * | 2020-03-13 | 2021-09-14 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN113764280A (zh) * | 2020-06-05 | 2021-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112582471B (zh) * | 2019-09-29 | 2024-10-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040169223A1 (en) * | 2003-02-28 | 2004-09-02 | Chan-Hyung Cho | Method of enlarging contact area of a gate electrode, semiconductor device having a surface-enlarged gate electrode, and method of manufacturing the same |
| US20090273034A1 (en) * | 2008-04-30 | 2009-11-05 | Wei-Yen Woon | Source/Drain Carbon Implant and RTA Anneal, Pre-SiGe Deposition |
| US20120142159A1 (en) * | 2010-12-06 | 2012-06-07 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| US20130043511A1 (en) * | 2011-08-16 | 2013-02-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and methods of forming integrated circuits |
-
2013
- 2013-04-28 CN CN201310156942.4A patent/CN104124167A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040169223A1 (en) * | 2003-02-28 | 2004-09-02 | Chan-Hyung Cho | Method of enlarging contact area of a gate electrode, semiconductor device having a surface-enlarged gate electrode, and method of manufacturing the same |
| US20090273034A1 (en) * | 2008-04-30 | 2009-11-05 | Wei-Yen Woon | Source/Drain Carbon Implant and RTA Anneal, Pre-SiGe Deposition |
| US20120142159A1 (en) * | 2010-12-06 | 2012-06-07 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| US20130043511A1 (en) * | 2011-08-16 | 2013-02-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and methods of forming integrated circuits |
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106158634A (zh) * | 2015-03-30 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN107045984A (zh) * | 2016-02-05 | 2017-08-15 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN107785261A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
| CN108074973A (zh) * | 2016-11-18 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108257870A (zh) * | 2016-12-28 | 2018-07-06 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效晶体管及其制造方法 |
| CN108281485A (zh) * | 2017-01-06 | 2018-07-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108281485B (zh) * | 2017-01-06 | 2021-09-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108417632A (zh) * | 2017-02-10 | 2018-08-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN108695158B (zh) * | 2017-04-05 | 2021-08-13 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及其制造方法 |
| CN108695159A (zh) * | 2017-04-05 | 2018-10-23 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及其制造方法 |
| CN108695158A (zh) * | 2017-04-05 | 2018-10-23 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及其制造方法 |
| CN108962987B (zh) * | 2017-05-19 | 2020-11-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN108962987A (zh) * | 2017-05-19 | 2018-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN109037069A (zh) * | 2017-06-09 | 2018-12-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109087859A (zh) * | 2017-06-13 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN109087859B (zh) * | 2017-06-13 | 2022-02-08 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN108305902A (zh) * | 2017-06-16 | 2018-07-20 | 睿力集成电路有限公司 | 一种半导体晶体管结构 |
| CN110047754A (zh) * | 2018-01-16 | 2019-07-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
| CN108428668A (zh) * | 2018-03-14 | 2018-08-21 | 上海华力集成电路制造有限公司 | 具有hkmg的pmos的制造方法 |
| CN110323137A (zh) * | 2018-03-30 | 2019-10-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110323137B (zh) * | 2018-03-30 | 2022-02-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110838445A (zh) * | 2018-08-15 | 2020-02-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN110838445B (zh) * | 2018-08-15 | 2023-04-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN112582471A (zh) * | 2019-09-29 | 2021-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及形成方法 |
| CN112582471B (zh) * | 2019-09-29 | 2024-10-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及形成方法 |
| CN113394287A (zh) * | 2020-03-13 | 2021-09-14 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN113764280A (zh) * | 2020-06-05 | 2021-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112750784A (zh) * | 2021-01-22 | 2021-05-04 | 上海华虹宏力半导体制造有限公司 | 改善分栅快闪存储器串扰失效的工艺制造方法 |
| CN112750784B (zh) * | 2021-01-22 | 2024-03-12 | 上海华虹宏力半导体制造有限公司 | 改善分栅快闪存储器串扰失效的工艺制造方法 |
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| RJ01 | Rejection of invention patent application after publication |
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