CN108417632A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN108417632A
CN108417632A CN201710074023.0A CN201710074023A CN108417632A CN 108417632 A CN108417632 A CN 108417632A CN 201710074023 A CN201710074023 A CN 201710074023A CN 108417632 A CN108417632 A CN 108417632A
Authority
CN
China
Prior art keywords
fin
layer
initial
semiconductor substrate
ion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710074023.0A
Other languages
English (en)
Inventor
赵猛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710074023.0A priority Critical patent/CN108417632A/zh
Publication of CN108417632A publication Critical patent/CN108417632A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件及其形成方法，其中方法包括：提供初始半导体衬底；在所述初始半导体衬底中形成凹槽；在所述凹槽中形成隔离层，所述隔离层的顶部表面低于所述初始半导体衬底的顶部表面；在所述凹槽中形成位于隔离层上的初始鳍部层；图形化所述初始鳍部层和初始半导体衬底，形成半导体衬底和位于半导体衬底上的鳍部结构，所述隔离层位于半导体衬底中，所述鳍部结构包括由初始鳍部层形成的第一鳍部以及由初始半导体衬底形成的第二鳍部，第二鳍部位于第一鳍部两侧且与第一鳍部邻接，且第一鳍部位于隔离层上。所述方法使得半导体器件的电学性能得到提高。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
然而，现有的鳍式场效应晶体管构成的半导体器件的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供初始半导体衬底；在所述初始半导体衬底中形成凹槽；在所述凹槽中形成隔离层，所述隔离层的顶部表面低于所述初始半导体衬底的顶部表面；在所述凹槽中形成位于隔离层上的初始鳍部层；图形化所述初始鳍部层和初始半导体衬底，形成半导体衬底和位于半导体衬底上的鳍部结构，所述隔离层位于半导体衬底中，所述鳍部结构包括由初始鳍部层形成的第一鳍部以及由初始半导体衬底形成的第二鳍部，第二鳍部位于第一鳍部两侧且与第一鳍部邻接，且第一鳍部位于隔离层上。
可选的，图形化所述初始鳍部层和初始半导体衬底的方法包括：在部分初始鳍部层和部分初始半导体衬底上形成图形化的掩膜层，所述图形化的掩膜层横跨所述初始鳍部层和初始鳍部层两侧的初始半导体衬底；以所述图形化的掩膜层为掩膜刻蚀初始半导体衬底和初始鳍部层，形成所述半导体衬底和所述鳍部结构；形成所述半导体衬底和所述鳍部结构后，去除所述图形化的掩膜层。
可选的，所述凹槽具有相对的第一侧和第二侧，所述凹槽的第一侧和第二侧分别用于形成源区和漏区；所述半导体器件的形成方法还包括：在形成所述初始鳍部层之前，对所述凹槽第一侧的初始半导体衬底掺杂阻挡离子，在所述凹槽第一侧的初始半导体衬底中形成阻挡层；或者，在形成所述初始鳍部层之前，对所述凹槽第二侧的初始半导体衬底掺杂阻挡离子，在所述凹槽第二侧的初始半导体衬底中形成阻挡层；或者，在形成所述初始鳍部层之前，对所述凹槽第一侧和第二侧的初始半导体衬底掺杂阻挡离子，在所述凹槽第一侧和第二侧的初始半导体衬底中分别形成阻挡层。
可选的，在形成所述隔离层后且在形成所述初始鳍部层之前，形成所述阻挡层。
可选的，所述阻挡离子为碳离子、锗离子、氧离子和氮离子中的任意一种或几种的组合。
可选的，还包括：形成横跨所述第一鳍部的栅极结构，所述栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面；在所述栅极结构两侧的鳍部结构中分别形成源区和漏区；当在所述凹槽第一侧或第二侧的初始半导体衬底中形成阻挡层时，所述源区延伸至阻挡层中，或者所述漏区延伸至阻挡层中；当在所述凹槽第一侧和第二侧的初始半导体衬底中分别形成阻挡层时，所述源区延伸至阻挡层中，且所述漏区延伸至阻挡层中。
可选的，所述源区延伸至所述阻挡层中；采用离子注入工艺，对所述凹槽第一侧的初始半导体衬底掺杂阻挡离子，形成所述阻挡层。
可选的，当所述阻挡离子为碳离子时，所述离子注入工艺的参数包括：采用的离子为碳离子，注入能量为0.5KeV～5KeV，注入剂量为3E13atom/cm2～5E14atom/cm2，注入角度为10度～40度。
可选的，当所述阻挡离子为锗离子时，所述离子注入工艺的参数包括：采用的离子为锗离子，注入能量为2.5KeV～25KeV，注入剂量为1E14atom/cm2～1E15atom/cm2，注入角度为10度～40度。
可选的，当所述阻挡离子为氧离子时，所述离子注入工艺的参数包括：采用的离子为氧离子，注入能量为1KeV～4KeV，注入剂量为1E12atom/cm2～1E13atom/cm2，注入角度为10度～40度。
可选的，当所述阻挡离子为氮离子时，所述离子注入工艺的参数包括：采用的离子为氮离子，注入能量为2KeV～8KeV，注入剂量为1E14atom/cm2～1E15atom/cm2，注入角度为10度～40度。
可选的，当所述源区延伸至阻挡层中，且所述漏区延伸至阻挡层中时，具有漏区的阻挡层中阻挡离子的浓度小于具有源区的阻挡层中阻挡离子的浓度。
可选的，所述凹槽侧部的初始半导体衬底上具有保护层；以所述保护层为掩膜形成所述初始鳍部层；所述半导体器件的形成方法还包括：形成所述初始鳍部层后，去除所述保护层。
可选的，还包括：形成横跨第一鳍部的栅极结构，所述栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面；在所述栅极结构两侧的鳍部结构中分别形成源区和漏区。
可选的，所述半导体衬底的顶部表面和所述隔离层的顶部表面齐平。
本发明还提供一种半导体器件，包括：半导体衬底；位于半导体衬底中的隔离层，所述半导体衬底暴露出隔离层的顶部表面；位于半导体衬底和隔离层上的鳍部结构，所述鳍部结构包括第一鳍部以及与第一鳍部邻接的第二鳍部，第二鳍部沿第一鳍部延伸方向分布在第一鳍部两侧，且第一鳍部位于隔离层上。
可选的，还包括：位于所述第二鳍部中的阻挡层，所述阻挡层位于第一鳍部的一侧或两侧，所述阻挡层中具有阻挡离子。
可选的，所述阻挡离子为碳离子、锗离子、氧离子和氮离子中的任意一种或几种的组合。
可选的，还包括：横跨所述第一鳍部的栅极结构，所述栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面；分别位于所述栅极结构两侧鳍部结构中的源区和漏区；当所述阻挡层位于第一鳍部一侧的第二鳍部中时，所述源区延伸至阻挡层中，或者所述漏区延伸至阻挡层中；当所述阻挡层位于第一鳍部两侧的第二鳍部中时，所述源区延伸至阻挡层中，且所述漏区延伸至阻挡层中。
可选的，还包括：横跨所述第一鳍部的栅极结构，所述栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面；分别位于所述栅极结构两侧鳍部结构中的源区和漏区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，第一鳍部为后续栅极结构横跨的区域。第一鳍部下方的半导体衬底中形成有隔离层，所述隔离层用于隔绝源区的底部和漏区的底部在源区和漏区之间发生穿通。第一鳍部位于隔离层上，第二鳍部位于隔离层两侧的半导体衬底表面。即在第一鳍部和半导体衬底之间形成有隔离层，而第二鳍部和半导体衬底直接接触。因而利于鳍部结构中的热量由第二鳍部通过半导体衬底散发到外界环境中。
其次，由于第二鳍部和半导体衬底为一体，因此第二鳍部和半导体衬底之间不易开裂，第二鳍部和半导体衬底的承载能力较强。
进一步，当在所述凹槽第一侧或第二侧的初始半导体衬底中形成阻挡层时，所述源区延伸至阻挡层中，或者所述漏区延伸至阻挡层中，所述阻挡层中的阻挡离子能够占据源区或漏区的材料原子中的间隙，因此所述阻挡层能够阻挡源区或漏区中的离子向沟道区扩散。当在所述凹槽第一侧和第二侧的初始半导体衬底中分别形成阻挡层时，所述源区延伸至阻挡层中，且所述漏区延伸至阻挡层中，所述阻挡层中的阻挡离子能够占据源区和漏区的材料原子中的间隙，因此所述阻挡层能够阻挡源区和漏区中的离子向沟道区扩散。进而能够降低源区和漏区在沟道区发生穿通的几率，改善短沟道效应。
本发明技术方案提供的半导体器件中，第一鳍部为后续栅极结构横跨的区域。第一鳍部下方的半导体衬底中有隔离层，所述隔离层用于隔绝源区的底部和漏区的底部在源区和漏区之间发生穿通。第一鳍部位于隔离层上，第二鳍部位于隔离层两侧的半导体衬底表面。即在第一鳍部和半导体衬底之间形成有隔离层，而第二鳍部和半导体衬底直接接触。因而利于鳍部结构中的热量由第二鳍部通过半导体衬底散发到外界环境中。
其次，由于第二鳍部和半导体衬底为一体，因此第二鳍部和半导体衬底之间不易开裂，第二鳍部和半导体衬底的承载能力较强。
进一步，当所述阻挡层位于第一鳍部一侧的第二鳍部中时，所述源区延伸至阻挡层中，或者所述漏区延伸至阻挡层中，所述阻挡层中的阻挡离子能够占据源区或漏区的材料原子中的间隙，因此所述阻挡层能够阻挡源区或漏区中的离子向沟道区扩散。当所述阻挡层位于第一鳍部两侧的第二鳍部中时，所述源区延伸至阻挡层中，且所述漏区延伸至阻挡层中，阻挡层中的阻挡离子能够占据源区和漏区的材料原子中的间隙，因此所述阻挡层能够阻挡源区和漏区中的离子向沟道区扩散。进而能够降低源区和漏区在沟道区发生穿通的几率，改善短沟道效应。
附图说明
图1是一种半导体器件的结构示意图；
图2至图12是本发明一实施例中半导体器件形成过程中的结构示意图；
图13至图20是本发明另一实施例中半导体器件形成过程中的结构示意图。
具体实施方式
正如背景技术所述，现有技术中半导体器件的性能有待提高。
图1是一种半导体器件的结构示意图，半导体器件包括：绝缘体上硅结构100，所述绝缘体上硅100结构包括底层硅101、位于底层硅101表面的掩埋层102、以及位于掩埋层102表面的顶层硅103；位于绝缘体上硅结构100上的鳍部110；横跨所述鳍部110的栅极结构(未图示)；位于所述栅极结构一侧的鳍部110中的源区(未图示)；位于所述栅极结构另一侧鳍部110中的漏区(未图示)。
所述源区的底部表面和漏区的底部表面和顶层硅103接触。所述绝缘体上硅结构100用于隔绝源区的底部和漏区的底部在源区和漏区之间发生穿通。
然而，由于掩埋层102完全阻隔底层硅101和顶层硅103，使得顶层硅103中的热量难以从底层硅101向外界散发出去，导致半导体器件的散热性能较差。其次，形成绝缘体上硅结构100的工艺技术包括注入氧隔离技术和键合技术。然而，无论是采用注入氧隔离技术还是键合技术形成绝缘体上硅结构100，绝缘体上硅结构100对工艺的要求较高，使得绝缘体上硅结构100的工艺难度较大。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供初始半导体衬底；在所述初始半导体衬底中形成凹槽；在所述凹槽中形成隔离层，所述隔离层的顶部表面低于所述初始半导体衬底的顶部表面；在所述凹槽中形成位于隔离层上的初始鳍部层；图形化所述初始鳍部层和初始半导体衬底，形成半导体衬底和位于半导体衬底上的鳍部结构，所述隔离层位于半导体衬底中，所述鳍部结构包括由初始鳍部层形成的第一鳍部以及由初始半导体衬底形成的第二鳍部，第二鳍部位于第一鳍部两侧且与第一鳍部邻接，且第一鳍部位于隔离层上。
所述方法中，第一鳍部为后续栅极结构横跨的区域。第一鳍部下方的半导体衬底中形成有隔离层，所述隔离层用于隔绝源区的底部和漏区的底部在源区和漏区之间发生穿通。第一鳍部位于隔离层上，第二鳍部位于隔离层两侧的半导体衬底表面。即在第一鳍部和半导体衬底之间形成有隔离层，而第二鳍部和半导体衬底直接接触。因而利于鳍部结构中的热量由第二鳍部通过半导体衬底散发到外界环境中；其次，由于第二鳍部和半导体衬底为一体，因此第二鳍部和半导体衬底之间不易开裂，第二鳍部和半导体衬底的承载能力较强。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明一实施例中半导体器件形成过程中的结构示意图。
参考图2，提供初始半导体衬底200。
本实施例中，所述初始半导体衬底200包括第一区A和位于第一区A两侧的第二区B，第二区B与第一区A邻接。
本实施例中，初始半导体衬底200的材料为单晶硅。所述初始半导体衬底200的材料还可以是多晶硅或非晶硅。所述初始半导体衬底200的材料还可以为锗、锗化硅、砷化镓等半导体材料。
结合参考图3和图4，图3为在图2基础上的示意图，图4为沿图3中切割线M-M1获得的剖面图，在所述初始半导体衬底200中形成凹槽210。
具体的，在所述第一区A初始半导体衬底200中形成凹槽210。
在所述初始半导体衬底200中形成凹槽210的方法包括：在部分初始半导体衬底200上形成保护层201；以所述保护层201为掩膜刻蚀初始半导体衬底200，在所述初始半导体衬底200中形成凹槽210。
具体的，形成保护层201，所述保护层201覆盖第二区B初始半导体衬底200且暴露出第一区A初始半导体衬底200；以所述保护层201为掩膜刻蚀第一区A初始半导体衬底200，在第一区A初始半导体衬底200中形成凹槽210。
所述保护层201的材料包括氮化硅。
以所述保护层201为掩膜刻蚀初始半导体衬底200的工艺包括各向异性干刻工艺。
形成所述凹槽210后且在后续形成初始鳍部层之前，所述凹槽210侧部的初始半导体衬底200上具有保护层201。
所述凹槽210在垂直于初始半导体衬底200顶部表面方向上具有第一尺寸。所述第一尺寸为200nm～400nm。
所述凹槽210具有相对的第一侧和第二侧，所述凹槽210的第一侧和第二侧分别用于形成源区和漏区。
需要说明的是，为了方便图示，在图3中，保护层201暴露出部分初始半导体衬底200的顶部表面。
参考图5，在所述凹槽210中形成隔离层220，所述隔离层220的顶部表面低于所述初始半导体衬底200的顶部表面。
形成所述隔离层220的方法包括：在所述凹槽210中和初始半导体衬底200上形成初始隔离材料层(未图示)；去除初始半导体衬底200顶部表面上的初始隔离材料层后，回刻蚀所述初始隔离材料层，形成所述隔离层220。
具体的，本实施例中，所述初始隔离材料层还位于保护层201上。
形成所述初始隔离材料层的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺或流体化学气相沉积工艺。去除第二区初始半导体衬底200上的初始隔离材料层的工艺包括平坦化工艺。
所述隔离层220的材料包括氧化硅。
本实施例中，所述隔离层220在垂直于初始半导体衬底200顶部表面方向上具有第二尺寸，所述第二尺寸为100nm～300nm。
参考图6，在所述凹槽210(参考图5)中形成位于隔离层220上的初始鳍部层230。
本实施例中，形成所述初始鳍部层230的工艺包括选择性外延生长工艺。
以所述保护层201为掩膜形成所述初始鳍部层230，所述保护层201能够保护初始半导体衬底200的顶部表面，避免初始鳍部层230的材料生长在初始半导体衬底200的顶部表面。
初始鳍部层230的材料为单晶硅、单晶锗、单晶锗化硅或III-V族化合物。
由于所述隔离层220仅位于第一鳍部261下方的半导体衬底200中，在采用选择性外延生长工艺形成所述初始鳍部层230的过程中，初始鳍部层230的形成不会受到隔离层220的妨碍。具体的，初始鳍部层230能以凹槽210侧壁的第二区B的初始半导体衬底200为种子形成。
本实施例中，还包括：形成所述初始鳍部层230后，去除所述保护层201。
参考图7，形成所述初始鳍部层230后，去除所述保护层201(参考图6)。
去除所述保护层201的工艺为干刻或湿刻工艺。
接着，图形化所述初始鳍部层230和初始半导体衬底200，形成半导体衬底和位于半导体衬底上的鳍部结构，所述隔离层220位于半导体衬底中，所述鳍部结构包括由初始鳍部层230形成的第一鳍部以及由初始半导体衬底200形成的第二鳍部，第二鳍部位于第一鳍部两侧且与第一鳍部邻接，且第一鳍部位于隔离层220上。
具体的，图形化所述初始鳍部层230和第二区B初始半导体衬底200；所述第二鳍部由第二区B初始半导体衬底200形成。
结合参考图8、图9和图10，图9为图8中朝向掩膜层240和初始鳍部层230的俯视图，图10为沿着图8中切割线M2-M3获得的剖面结构图，在部分初始鳍部层230和部分初始半导体衬底200上形成图形化的掩膜层240，所述图形化的掩膜层240横跨所述初始鳍部层230和初始鳍部层230两侧的初始半导体衬底200。
具体的，在部分初始鳍部层230和部分第二区B初始半导体衬底200上形成图形化的掩膜层240，所述图形化的掩膜层240横跨所述初始鳍部层230和初始鳍部层230两侧的第二区B初始半导体衬底200。
所述掩膜层240的材料分别与初始鳍部层230和初始半导体衬底200的材料不同。
本实施例中，掩膜层240的材料为光刻胶、氮化硅或氮氧化硅。
本实施例中，所述掩膜层240的延伸方向垂直于所述初始鳍部层230的延伸方向。在其它实施例中，所述掩膜层240的延伸方向与所述初始鳍部层230的延伸方向之间具有锐角夹角或钝角夹角。
结合参考图11和图12，图11为在图8基础上的示意图，图12为在图10基础上的示意图，以所述图形化的掩膜层240为掩膜刻蚀初始半导体衬底200和初始鳍部层230，形成半导体衬底250和位于半导体衬底250上的鳍部结构，所述隔离层220位于半导体衬底250中，所述鳍部结构包括由初始鳍部层230形成的第一鳍部261以及由初始半导体衬底200形成的第二鳍部262，第二鳍部262位于第一鳍部261两侧且与第一鳍部261邻接，且第一鳍部261位于隔离层220上；形成所述半导体衬底250和鳍部结构后，去除所述图形化的掩膜层240(参考图8、图9和图10)。
具体的，以所述图形化的掩膜层240为掩膜刻蚀第二区B初始半导体衬底200和初始鳍部层230，形成半导体衬底250和鳍部结构，第二鳍部262由第二区B初始半导体衬底200形成。
所述隔离层220位于第一鳍部261下方的半导体衬底250中。
以所述图形化的掩膜层240为掩膜刻蚀初始半导体衬底200和初始鳍部层230的工艺包括各向异性干刻工艺，如各向异性等离子体刻蚀工艺。
本实施例中，所述半导体衬底250的顶部表面和所述隔离层220的顶部表面齐平。即低于初始鳍部层230底部表面的第一区A和第二区B的初始半导体衬底200构成半导体衬底250，被掩膜层240覆盖的初始鳍部层230构成第一鳍部261，高于初始鳍部层230底部表面的第二区B初始半导体衬底200中被掩膜层240覆盖的部分构成第二鳍部262。
在其它实施例中，半导体衬底的顶部表面略高于或略低于隔离层的顶部表面。
所述第一鳍部261的材料和初始鳍部层230的材料相同。所述第二鳍部262的材料和初始半导体衬底200的材料相同。
去除所述图形化的掩膜层240的工艺为干刻工艺或湿刻工艺。
接着，形成横跨第一鳍部261的栅极结构，所述栅极结构覆盖第一鳍部261的部分顶部表面和部分侧壁表面；在所述栅极结构两侧的鳍部结构中分别形成源区和漏区。
在形成所述栅极结构之前，还包括：在所述半导体衬底250上形成隔离结构，所述隔离结构覆盖鳍部结构的部分侧壁。
所述隔离结构的顶部表面低于鳍部结构的顶部表面。
所述隔离结构的材料包括氧化硅。
本实施例中，隔离结构的顶部表面与隔离层220的顶部表面齐平。在其它实施例中，隔离结构的顶部表面略低于或略高于所述隔离层的顶部表面。
所述栅极结构包括横跨第一鳍部261的栅介质层和位于栅介质层上的栅电极层。其中，所述栅介质层位于部分隔离结构上、覆盖第一鳍部261的部分顶部表面和侧壁表面。
所述栅介质层的材料为氧化硅或高K(K大于3.9)介质材料；所述栅电极层的材料为多晶硅或金属。
本实施例提供的半导体器件的形成方法中，第一鳍部261为栅极结构横跨的区域。第一鳍部261下方的半导体衬底250中形成有隔离层220，所述隔离层220用于隔绝源区的底部和漏区的底部在源区和漏区之间发生穿通。第一鳍部261位于隔离层220上，第二鳍部262位于隔离层220两侧的半导体衬底250表面。即在第一鳍部261和半导体衬底250之间形成有隔离层220，而第二鳍部262和半导体衬底250直接接触。因而利于鳍部结构中的热量由第二鳍部262通过半导体衬底250散发到外界环境中。
其次，由于第二鳍部262和半导体衬底250为一体，因此第二鳍部262和半导体衬底250之间不易开裂，第二鳍部262和半导体衬底250的承载能力较强。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，请结合参考图11和图12，包括：半导体衬底250；位于半导体衬底250中的隔离层220，所述半导体衬底250暴露出隔离层220的顶部表面；位于半导体衬底250和隔离层220上的鳍部结构，所述鳍部结构包括第一鳍部261以及与第一鳍部261邻接的第二鳍部262，第二鳍部262沿第一鳍部261延伸方向分布在第一鳍部261两侧，且第一鳍部261位于隔离层220上，第二鳍部262位于半导体衬底250表面。
第一鳍部261的材料为单晶硅、单晶锗、单晶锗化硅或III-V族化合物。
所述半导体器件还包括：横跨第一鳍部261的栅极结构，所述栅极结构覆盖第一鳍部261的部分顶部表面和部分侧壁表面；分别位于所述栅极结构两侧鳍部结构中的源区和漏区。
本实施例提供的半导体器件中，第一鳍部261为栅极结构横跨的区域。第一鳍部261下方的半导体衬底250中有隔离层220，所述隔离层220用于隔绝源区的底部和漏区的底部在源区和漏区之间发生穿通。第一鳍部261位于隔离层220上，第二鳍部262位于隔离层220两侧的半导体衬底200表面。即在第一鳍部261和半导体衬底250之间形成有隔离层，而第二鳍部262和半导体衬底250直接接触。因而利于鳍部结构中的热量由第二鳍部262通过半导体衬底250散发到外界环境中。
其次，由于第二鳍部262和半导体衬底250为一体，因此第二鳍部262和半导体衬底250之间不易开裂，第二鳍部262和半导体衬底250的承载能力较强。
本发明另一实施例还提供一种半导体器件的形成方法，本实施例与前一实施例的区别在于：在形成所述初始鳍部层之前，对所述凹槽第一侧的初始半导体衬底掺杂阻挡离子，在所述凹槽第一侧的初始半导体衬底中形成阻挡层；或者，在形成所述初始鳍部层之前，对所述凹槽第二侧的初始半导体衬底掺杂阻挡离子，在所述凹槽第二侧的初始半导体衬底中形成阻挡层；或者，在形成所述初始鳍部层之前，对所述凹槽第一侧和第二侧的初始半导体衬底掺杂阻挡离子，在所述凹槽第一侧和第二侧的初始半导体衬底中分别形成阻挡层。关于本实施例和前一实施例相同的部分不再详述。
本实施例中，以在形成所述初始鳍部层之前，对所述凹槽第一侧的初始半导体衬底掺杂阻挡离子，在所述凹槽第一侧的初始半导体衬底中形成阻挡层为示例进行说明。
本实施例中，以在凹槽中形成隔离层后，形成所述阻挡层为示例进行说明。在其它实施例中，在形成隔离层之前，形成所述阻挡层。
图13至图20是本发明另一实施例中半导体器件形成过程中的结构示意图。
参考图13，图13为在图5基础上的示意图，对所述凹槽210(参考图5)第一侧的初始半导体衬底200掺杂阻挡离子，在所述凹槽210第一侧的初始半导体衬底200中形成阻挡层330。
所述阻挡层330位于第二区B的初始半导体衬底200中。
所述阻挡离子为碳离子、锗离子、氧离子和氮离子中的任意一种或几种的组合。
所述阻挡离子既不是P型离子，也不是N型离子，对半导体器件的电学性能的稳定性较好。
对所述凹槽210第一侧的初始半导体衬底200掺杂阻挡离子的工艺包括离子注入工艺。
若所述离子注入工艺的注入能量过大，导致将阻挡离子注入的深度过大，阻挡层330离沟道区的距离较远，因此阻挡层330阻挡源区或漏区中离子扩散到沟道区中能力较弱；若所述离子注入工艺的注入能量过小，不能有效的将阻挡离子注入到凹槽210第一侧的初始半导体衬底200中。
若所述离子注入工艺的注入剂量过大，导致工艺浪费；若所述离子注入工艺的注入剂量过小，导致阻挡离子对后续源区或漏区中离子向沟道区中扩散的程度降低。
所述离子注入工艺的注入角度和注入能量有关，所述注入角度为与半导体衬底200法线方向之间的锐角夹角。在一定的注入深度的情况下，注入能量越小，需要的注入角度越小。
综上，所述离子注入工艺的注入能量、注入剂量和注入角度需要选择合适的范围。
当所述阻挡离子为碳离子时，所述离子注入工艺的参数包括：采用的离子为碳离子，注入能量为0.5KeV～5KeV，注入剂量为3E13atom/cm2～5E14atom/cm2，注入角度为10度～40度。
当所述阻挡离子为锗离子时，所述离子注入工艺的参数包括：采用的离子为锗离子，注入能量为2.5KeV～25KeV，注入剂量为1E14atom/cm2～1E15atom/cm2，注入角度为10度～40度。
当所述阻挡离子为氧离子时，所述离子注入工艺的参数包括：采用的离子为氧离子，注入能量为1KeV～4KeV，注入剂量为1E12atom/cm2～1E13atom/cm2，注入角度为10度～40度。
当所述阻挡离子为氮离子时，所述离子注入工艺的参数包括：采用的离子为氮离子，注入能量为2KeV～8KeV，注入剂量为1E14atom/cm2～1E15atom/cm2，注入角度为10度～40度。
由于碳离子的原子半径分别相对于锗离子和氮离子的原子半径较小，碳离子容易占据初始半导体衬底200的缺陷位置，碳离子容易形成团簇，使得碳离子阻挡对后续源区或漏区中离子向沟道区扩散的能力较强。因此在阻挡层330具有相同的阻挡能力的情况下，采用的碳离子的注入剂量分别小于锗离子和氮离子的注入剂量。
由于氧离子容易和初始半导体衬底200形成氧化层，过多的氧离子会使得凹槽210第一侧的初始半导体衬底200绝缘。因此氧离子的注入剂量分别小于碳离子、锗离子和氮离子的注入剂量。
所述注入能量不仅需要考虑到注入剂量，还需要考虑注入离子原子质量的大小。
由于锗离子对应的原子质量大于碳离子对应的原子质量，锗离子在注入过程中的损耗大于碳离子在注入过程中的损耗。且由于锗离子的注入剂量大于碳离子的注入剂量，因此锗离子的注入深度大于碳离子的注入深度，使得阻挡离子的分布较为均匀。因此，锗离子的注入能量大于碳离子的注入能量。
由于氧离子对应的原子质量小于锗离子对应的原子质量，氧离子在注入过程中的损耗小于锗离子在注入过程中的损耗。且氧离子的注入剂量小于锗离子的注入剂量。因此氧离子的注入能量小于锗离子的注入能量。
由于氮离子的注入剂量和锗离子的注入剂量相同，且氮离子对应的原子质量小于锗离子对应的原子质量。因此氮离子的注入能量小于锗离子的注入能量。
参考图14，形成所述阻挡层330后，在所述凹槽210(参考图13)中形成位于隔离层220上的初始鳍部层340。
初始鳍部层340的材料和形成工艺参照初始鳍部层230的材料和形成工艺。
参考图15，形成初始鳍部层340后，去除保护层201(参考图14)。
去除所述保护层201的工艺参数前述实施例。
结合参考图16、图17和图18，图17为图16中朝向掩膜层350和初始鳍部层340的俯视图，图18为沿着图16中切割线M4-M5获得的剖面结构图，在部分初始鳍部层340和部分初始半导体衬底200上形成图形化的掩膜层350，所述图形化的掩膜层350横跨所述初始鳍部层340和初始鳍部层340两侧的初始半导体衬底200。
具体的，在部分初始鳍部层340和部分第二区B初始半导体衬底200上形成图形化的掩膜层350，所述图形化的掩膜层350横跨所述初始鳍部层340和初始鳍部层340两侧的第二区B初始半导体衬底200。
所述掩膜层350的材料参照掩膜层240的材料。
本实施例中，所述掩膜层350的延伸方向垂直于所述初始鳍部层340的延伸方向。在其它实施例中，所述掩膜层的延伸方向与所述初始鳍部层的延伸方向之间具有锐角夹角或钝角夹角。
结合参考图19和图20，图19为在图16基础上的示意图，图20为在图18基础上的示意图，以所述图形化的掩膜层350为掩膜刻蚀初始半导体衬底200和初始鳍部层340，形成半导体衬底360和位于半导体衬底360上的鳍部结构，所述隔离层220位于半导体衬底360中，所述鳍部结构包括由初始鳍部层340形成的第一鳍部371以及由初始半导体衬底200形成的第二鳍部372，第二鳍部372位于第一鳍部371两侧且与第一鳍部371邻接，且第一鳍部371位于隔离层220上；形成所述半导体衬底360和鳍部结构后，去除所述图形化的掩膜层350(参考图16、图17和图18)。
具体的，以所述图形化的掩膜层350为掩膜刻蚀第二区B初始半导体衬底200和初始鳍部层340，形成半导体衬底360和鳍部结构，第二鳍部372由第二区B初始半导体衬底200形成。
所述隔离层220位于第一鳍部371下方的半导体衬底360中。
本实施例中，所述半导体衬底360的顶部表面和所述隔离层220的顶部表面的位置关系参照前述实施例中半导体衬底250和隔离层220的位置关系。
接着，形成横跨第一鳍部371的栅极结构，所述栅极结构覆盖第一鳍部371的部分顶部表面和部分侧壁表面；在所述栅极结构两侧的鳍部结构中分别形成源区和漏区。
当在所述凹槽210第一侧或第二侧的初始半导体衬底200中形成阻挡层时330，所述源区延伸至阻挡层330中，或者所述漏区延伸至阻挡层330中，所述阻挡层330中的阻挡离子能够占据源区或漏区的材料原子中的间隙，因此所述阻挡层330能够阻挡源区或漏区中的离子向沟道区扩散。当在所述凹槽210第一侧和第二侧的第二区初始半导体衬底200中分别形成阻挡层330时，所述源区延伸至阻挡层中，且所述漏区延伸至阻挡层中，所述阻挡层330中的阻挡离子能够占据源区和漏区的材料原子中的间隙，因此所述阻挡层330能够阻挡源区和漏区中的离子向沟道区扩散。进而能够降低源区和漏区在沟道区发生穿通的几率，改善短沟道效应。
当所述源区延伸至阻挡层330中，且所述漏区延伸至阻挡层330中时，具有漏区的阻挡层330中阻挡离子的浓度小于具有源区的阻挡层330中阻挡离子的浓度。
本实施例中，所述源区延伸至阻挡层330中，由于源区中的电场分布较弱，因此避免具有源区的阻挡层330受到强电场的影响。
相应的，本实施例还提供一种半导体器件，请结合参考图19和图20，包括：半导体衬底360；位于半导体衬底360中的隔离层220，所述半导体衬底360暴露出隔离层220的顶部表面；位于半导体衬底360和隔离层220上的鳍部结构，所述鳍部结构包括第一鳍部371以及与第一鳍部371邻接的第二鳍部372，第二鳍部372沿第一鳍部371延伸方向分布在第一鳍部371两侧，且第一鳍部371位于隔离层220上，第二鳍部262位于半导体衬底250表面；位于第二鳍部372中的阻挡层330，所述阻挡层330位于第一鳍部371的一侧或两侧，所述阻挡层330中具有阻挡离子。
所述第一鳍部371的材料参照第一鳍部261的材料。
所述阻挡离子为碳离子、锗离子、氧离子和氮离子中的任意一种或几种的组合。
所述半导体器件还包括：横跨第一鳍部371的栅极结构，所述栅极结构覆盖第一鳍部371的部分顶部表面和部分侧壁表面；分别位于所述栅极结构两侧结构鳍部中的源区和漏区。
当所述阻挡层330位于第一鳍部371一侧的第二鳍部372中时，所述源区延伸至阻挡层330中，或者所述漏区延伸至阻挡层330中；当所述阻挡层330位于第一鳍部371两侧的第二鳍部372中时，所述源区延伸至阻挡层330中，且所述漏区延伸至阻挡层330中。
当所述源区延伸至阻挡层330中，且所述漏区延伸至阻挡层330中时，具有漏区的阻挡层330中阻挡离子的浓度小于具有源区的阻挡层330中阻挡离子的浓度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供初始半导体衬底；
在所述初始半导体衬底中形成凹槽；
在所述凹槽中形成隔离层，所述隔离层的顶部表面低于所述初始半导体衬底的顶部表面；
在所述凹槽中形成位于隔离层上的初始鳍部层；
图形化所述初始鳍部层和初始半导体衬底，形成半导体衬底和位于半导体衬底上的鳍部结构，所述隔离层位于半导体衬底中，所述鳍部结构包括由初始鳍部层形成的第一鳍部以及由初始半导体衬底形成的第二鳍部，第二鳍部位于第一鳍部两侧且与第一鳍部邻接，且第一鳍部位于隔离层上。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，图形化所述初始鳍部层和初始半导体衬底的方法包括：在部分初始鳍部层和部分初始半导体衬底上形成图形化的掩膜层，所述图形化的掩膜层横跨所述初始鳍部层和初始鳍部层两侧的初始半导体衬底；以所述图形化的掩膜层为掩膜刻蚀初始半导体衬底和初始鳍部层，形成所述半导体衬底和所述鳍部结构；形成所述半导体衬底和所述鳍部结构后，去除所述图形化的掩膜层。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述凹槽具有相对的第一侧和第二侧，所述凹槽的第一侧和第二侧分别用于形成源区和漏区；
所述半导体器件的形成方法还包括：在形成所述初始鳍部层之前，对所述凹槽第一侧的初始半导体衬底掺杂阻挡离子，在所述凹槽第一侧的初始半导体衬底中形成阻挡层；或者，在形成所述初始鳍部层之前，对所述凹槽第二侧的初始半导体衬底掺杂阻挡离子，在所述凹槽第二侧的初始半导体衬底中形成阻挡层；或者，在形成所述初始鳍部层之前，对所述凹槽第一侧和第二侧的初始半导体衬底掺杂阻挡离子，在所述凹槽第一侧和第二侧的初始半导体衬底中分别形成阻挡层。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，在形成所述隔离层后且在形成所述初始鳍部层之前，形成所述阻挡层。
5.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述阻挡离子为碳离子、锗离子、氧离子和氮离子中的任意一种或几种的组合。
6.根据权利要求3所述的半导体器件的形成方法，其特征在于，还包括：形成横跨所述第一鳍部的栅极结构，所述栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面；在所述栅极结构两侧的鳍部结构中分别形成源区和漏区；当在所述凹槽第一侧或第二侧的初始半导体衬底中形成阻挡层时，所述源区延伸至阻挡层中，或者所述漏区延伸至阻挡层中；当在所述凹槽第一侧和第二侧的初始半导体衬底中分别形成阻挡层时，所述源区延伸至阻挡层中，且所述漏区延伸至阻挡层中。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述源区延伸至所述阻挡层中；采用离子注入工艺，对所述凹槽第一侧的初始半导体衬底掺杂阻挡离子，形成所述阻挡层。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，当所述阻挡离子为碳离子时，所述离子注入工艺的参数包括：采用的离子为碳离子，注入能量为0.5KeV～5KeV，注入剂量为3E13atom/cm2～5E14atom/cm2，注入角度为10度～40度。
9.根据权利要求7所述的半导体器件的形成方法，其特征在于，当所述阻挡离子为锗离子时，所述离子注入工艺的参数包括：采用的离子为锗离子，注入能量为2.5KeV～25KeV，注入剂量为1E14atom/cm2～1E15atom/cm2，注入角度为10度～40度。
10.根据权利要求7所述的半导体器件的形成方法，其特征在于，当所述阻挡离子为氧离子时，所述离子注入工艺的参数包括：采用的离子为氧离子，注入能量为1KeV～4KeV，注入剂量为1E12atom/cm2～1E13atom/cm2，注入角度为10度～40度。
11.根据权利要求7所述的半导体器件的形成方法，其特征在于，当所述阻挡离子为氮离子时，所述离子注入工艺的参数包括：采用的离子为氮离子，注入能量为2KeV～8KeV，注入剂量为1E14atom/cm2～1E15atom/cm2，注入角度为10度～40度。
12.根据权利要求6所述的半导体器件的形成方法，其特征在于，当所述源区延伸至阻挡层中，且所述漏区延伸至阻挡层中时，具有漏区的阻挡层中阻挡离子的浓度小于具有源区的阻挡层中阻挡离子的浓度。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述凹槽侧部的初始半导体衬底上具有保护层；以所述保护层为掩膜形成所述初始鳍部层；所述半导体器件的形成方法还包括：形成所述初始鳍部层后，去除所述保护层。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成横跨第一鳍部的栅极结构，所述栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面；在所述栅极结构两侧的鳍部结构中分别形成源区和漏区。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底的顶部表面和所述隔离层的顶部表面齐平。
16.一种半导体器件，其特征在于，包括：
半导体衬底；
位于半导体衬底中的隔离层，所述半导体衬底暴露出隔离层的顶部表面；
位于半导体衬底和隔离层上的鳍部结构，所述鳍部结构包括第一鳍部以及与第一鳍部邻接的第二鳍部，第二鳍部沿第一鳍部延伸方向分布在第一鳍部两侧，且第一鳍部位于隔离层上，第二鳍部位于半导体衬底表面。
17.根据权利要求16所述的半导体器件，其特征在于，还包括：位于所述第二鳍部中的阻挡层，所述阻挡层位于第一鳍部的一侧或两侧，所述阻挡层中具有阻挡离子。
18.根据权利要求17所述的半导体器件，其特征在于，所述阻挡离子为碳离子、锗离子、氧离子和氮离子中的任意一种或几种的组合。
19.根据权利要求17所述的半导体器件，其特征在于，还包括：横跨所述第一鳍部的栅极结构，所述栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面；分别位于所述栅极结构两侧鳍部结构中的源区和漏区；当所述阻挡层位于第一鳍部一侧的第二鳍部中时，所述源区延伸至阻挡层中，或者所述漏区延伸至阻挡层中；当所述阻挡层位于第一鳍部两侧的第二鳍部中时，所述源区延伸至阻挡层中，且所述漏区延伸至阻挡层中。
20.根据权利要求16所述的半导体器件，其特征在于，还包括：横跨所述第一鳍部的栅极结构，所述栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面；分别位于所述栅极结构两侧鳍部结构中的源区和漏区。
CN201710074023.0A 2017-02-10 2017-02-10 半导体器件及其形成方法 Pending CN108417632A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710074023.0A CN108417632A (zh) 2017-02-10 2017-02-10 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710074023.0A CN108417632A (zh) 2017-02-10 2017-02-10 半导体器件及其形成方法

Publications (1)

Publication Number Publication Date
CN108417632A true CN108417632A (zh) 2018-08-17

Family

ID=63125094

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710074023.0A Pending CN108417632A (zh) 2017-02-10 2017-02-10 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN108417632A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4885618A (en) * 1986-03-24 1989-12-05 General Motors Corporation Insulated gate FET having a buried insulating barrier
CN1131344A (zh) * 1994-12-26 1996-09-18 现代电子产业株式会社 晶体管及其制造方法
CN102651321A (zh) * 2011-02-25 2012-08-29 中国科学院微电子研究所 一种半导体器件的制备方法
CN104124167A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4885618A (en) * 1986-03-24 1989-12-05 General Motors Corporation Insulated gate FET having a buried insulating barrier
CN1131344A (zh) * 1994-12-26 1996-09-18 现代电子产业株式会社 晶体管及其制造方法
CN102651321A (zh) * 2011-02-25 2012-08-29 中国科学院微电子研究所 一种半导体器件的制备方法
CN104124167A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法

Similar Documents

Publication Publication Date Title
US10541238B2 (en) FinFET and fabrication method thereof
CN107958873B (zh) 鳍式场效应管及其形成方法
US9711417B2 (en) Fin field effect transistor including a strained epitaxial semiconductor shell
CN104701168A (zh) 鳍式场效应晶体管的形成方法
CN107919324B (zh) 半导体器件的形成方法
EP3282487A1 (en) Semiconductor structure and fabrication method thereof
CN108666219A (zh) 半导体器件及其形成方法
WO2015070555A1 (zh) 一种三面源隧穿场效应晶体管及其制备方法
CN104517847A (zh) 无结晶体管及其形成方法
US20160172436A1 (en) Semiconductor device, termination structure and method of forming the same
CN105097527A (zh) 一种FinFET制造方法
CN107591436B (zh) 鳍式场效应管及其形成方法
US9324835B2 (en) Method for manufacturing MOSFET
CN109087861B (zh) 半导体器件及其形成方法
US20150380297A1 (en) Method for manufacturing mosfet
EP3306671A1 (en) Fin-fet devices and fabrication methods thereof
CN106558493B (zh) 鳍式场效应管的形成方法
CN109285778B (zh) 半导体器件及其形成方法
CN112951765B (zh) 半导体结构及其形成方法
CN108417632A (zh) 半导体器件及其形成方法
CN111508898B (zh) 半导体器件及其形成方法
CN111627814B (zh) 半导体结构及其形成方法
CN111863725B (zh) 半导体结构及其形成方法
CN108281485A (zh) 半导体结构及其形成方法
CN109599366B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20180817

RJ01 Rejection of invention patent application after publication