CN112750784A - 改善分栅快闪存储器串扰失效的工艺制造方法 - Google Patents
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Abstract
本发明提供了一种改善分栅快闪存储器串扰失效的工艺制造方法中，包括：提供衬底；在所述衬底内形成有源极区和漏极区；在所述衬底上形成源线、位于所述源线两侧的浮栅以及位于浮栅一侧的字线，所述字线位于所述源极区和所述漏极区之间；在所述漏极区靠近所述源极区的一侧形成保护型沟道，所述保护型沟道包围所述漏极区形成的沟道。当源线在处于高压的情况下，保护型沟道可以减少漏极区形成的沟道被击穿的几率，从而减少字线发生漏电和分栅快闪存储器发生串扰失效的几率。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种改善分栅快闪存储器串扰失效的工艺制造方法。
背景技术
随机存储器(例如DRAM与SRAM)在使用过程中存在掉电后数据丢失的问题，为了克服该问题，已经设计并开发了多组快闪存储器，基于分栅概念的闪存由于具有较少的单元尺寸和良好的工作性能成为较为通用的快闪存储器。
快闪存储器包括两种基本结构：栅极叠层(stackgate)和分栅(splitgate)器件其中，分栅器件在浮栅的一侧形成作为擦除栅极的字线，字线作为选择栅，在擦写性能上，分栅器件有效的避免了叠栅器件的过擦除效应，电路设计相对简单。而且分栅结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。
在分栅快闪存储器中，字线多晶硅层的厚度和宽度影响着分栅闪存的抗干扰性能，而字线多晶硅层的宽度又与其厚度密切相关。如果字线多晶硅层的厚度过薄，会造成沟道长度变短，进而在源线的高压下，沟道被击穿，字线发生漏电，造成编程串扰失效。
发明内容
本发明的目的在于提供一种改善分栅快闪存储器串扰失效的工艺制造方法，可以减少沟道被击穿的几率，从而减少字线发生漏电和分栅快闪存储器发生串扰失效的几率。
为了达到上述目的，本发明提供了一种改善分栅快闪存储器串扰失效的工艺制造方法，包括：
提供衬底；
在所述衬底内形成有间隔的源极区和漏极区；
在所述衬底上形成源线、位于所述源线两侧的浮栅以及位于浮栅一侧的字线，所述字线位于所述源极区和所述漏极区之间；
在所述漏极区靠近所述源极区的一侧形成保护型沟道，所述保护型沟道包围所述漏极区形成的沟道。
可选的，在所述的改善分栅快闪存储器串扰失效的工艺制造方法中，所述源线形成于所述源极区上。
可选的，在所述的改善分栅快闪存储器串扰失效的工艺制造方法中，所述漏极区的数量为两个，两个所述漏极区分别位于所述源极区两侧。
可选的，在所述的改善分栅快闪存储器串扰失效的工艺制造方法中，在所述漏极区的外侧形成保护型沟道的方法包括：在所述漏极区的外侧向衬底内注入硼离子，形成保护型沟道。
可选的，在所述的改善分栅快闪存储器串扰失效的工艺制造方法中，向所述衬底内注入的硼离子的量为：2E13个-4E13个/平方厘米。
可选的，在所述的改善分栅快闪存储器串扰失效的工艺制造方法中，在所述浮栅和所述衬底之间还形成有栅介质层。
可选的，在所述的改善分栅快闪存储器串扰失效的工艺制造方法中，所述浮栅位于所述字线和所述源线之间。
可选的，在所述的改善分栅快闪存储器串扰失效的工艺制造方法中，所述源线和所述字线之间还形成有第一侧墙和第二侧墙，所述第二侧墙位于所述源线和所述浮栅之间，所述第一侧墙位于所述浮栅上并且位于所述第二侧墙和所述字线之间。
可选的，在所述的改善分栅快闪存储器串扰失效的工艺制造方法中，所述第一侧墙和所述字线之间还形成有遂穿氧化层，所述遂穿氧化层还位于所述浮栅和所述字线之间，所述遂穿氧化层还位于所述衬底和所述字线之间。
可选的，在所述的改善分栅快闪存储器串扰失效的工艺制造方法中，所述保护型沟道部分位于所述字线下方的所述衬底内。
在本发明提供的一种改善分栅快闪存储器串扰失效的工艺制造方法中，包括：提供衬底；在所述衬底内形成有源极区和漏极区；在所述衬底上形成源线、位于所述源线两侧的浮栅以及位于浮栅一侧的字线；在所述漏极区的外侧形成保护型沟道，所述保护型沟道包围所述漏极区。当源线在处于高压的情况下，保护型沟道可以减少漏极区形成的沟道被击穿的几率，从而减少字线发生漏电和分栅快闪存储器发生串扰失效的几率。
附图说明
图1是本发明实施例的改善分栅快闪存储器串扰失效的工艺制造方法的流程图；
图2至图10是本发明实施例的改善分栅快闪存储器串扰失效的工艺制造方法的示意图；
图中：110-衬底、111-源极区、112-漏极区、120-栅极介质层、130-浮栅层、140-掩膜层、150-第一侧墙、160-第二侧墙、170-源线、180-浮栅、190-隧穿氧化层、200-字线、210-保护型沟道。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
参照图1，本发明提供了一种改善分栅快闪存储器串扰失效的工艺制造方法，包括：
S11：提供衬底；
S12：在所述衬底内形成有源极区和漏极区；
S13：在所述衬底上形成源线、位于所述源线两侧的浮栅以及位于浮栅一侧的字线，所述字线位于所述源极区和所述漏极区之间；
S14：在所述漏极区靠近所述源极区的一侧形成保护型沟道，所述保护型沟道包围所述漏极区形成的沟道。
首先，请参照图2，提供一衬底110，衬底110可以是一硅衬底，在所述衬底110内间隔形成源极区111和漏极区112，这里形成两个漏极区112，两个漏极区112在源极区111的两侧。形成源极区111和漏极区112的具体方法可以为：在衬底110上形成一牺牲氧化物层，刻蚀预定的源极区111和漏极区112对应的牺牲氧化层的区域露出衬底110的表面，接着分别向未被牺牲氧化层覆盖的衬底内注入离子以形成源极区111和漏极区112，源极区111可以通过注入P+离子形成，漏极区112可以通过注入N+离子形成。之后去除牺牲氧化层露出衬底110的表面，完成源极区111和漏极区112的制作。漏极区112可以作为分栅快闪存储器的沟道，但是沟道在某些情况下可能被击穿，导致分栅快闪存储器出现编程串扰失效的情况。
请参照图3，在衬底110上形成一层栅极介质层120，在栅极介质层120上形成一浮栅层130，栅极介质层120的材料可以是二氧化硅，浮栅层130的材料可以是多晶硅，在浮栅层130上形成一浮栅掩膜层140，浮栅掩膜层140的材料可以是氮化硅。对浮栅掩膜层140进行刻蚀形成一开口，开口内暴露出浮栅层130表面。
接着，请继续参照图4，采用各向同性刻蚀的刻蚀方法，部分刻蚀浮栅层130使剩余的浮栅层130形成碗状的开口。即剩余浮栅层130具有一坡面。
请参照图5，在剩余的浮栅层130形成的开口内填充氧化硅形成氧化物层，并且填充后氧化硅可以覆盖浮栅掩膜层140，接着，采用各向异性干法刻蚀氧化硅，露出剩余的浮栅层130的表面，形成第一侧墙150，第一侧墙150形成的开口露出剩余的浮栅层130的表面，第一侧墙150的底部连接至所述剩余的浮栅层130，所述第一侧墙150的顶部与所述浮栅掩膜层140的顶部相连。
接着，请参照图6，以第一侧墙150为掩膜，依次刻蚀去除沟槽131底部的剩余的浮栅层130和栅极介质层120露出衬底110的表面，再次在第一侧墙150形成的开口内沉积二氧化硅覆盖第一侧墙150和掩膜层140，并刻蚀二氧化硅露出衬底110的表面，形成对称的第二侧墙160，第二侧墙160覆盖第一侧墙150、浮栅层120和栅极介质层120的侧面，第二侧墙160的顶部与第一侧墙150的相连，第二侧墙160的底部与衬底110的表面相连。
接着，请参照图7和图8，向由第一侧墙150和第二侧墙160形成的沟槽内沉积多晶硅170，然后去掉多余的多晶硅，留下沟槽内的多晶硅形成源线170，源线170位于源极区111的上方。接着，去除剩余的浮栅掩膜层140，暴露出浮栅层130，因为浮栅掩膜层140的材料是氮化硅，因此可以使用磷酸刻蚀。并且，还对第一侧墙150外侧的剩余的浮栅层130，形成浮栅180，同时，去除第一侧墙150外侧的剩余的浮栅层130时还会去除其下方对应的栅极介质层120进行刻蚀。
接着，请参照图9，在第一侧墙150一侧形成隧穿氧化层190，隧穿氧化层190覆盖第一侧墙的一侧，同时还覆盖浮栅180的一侧，同时，隧穿氧化层190还有一部分覆盖衬底110的表面。隧穿氧化层可以是一ONO层或者是一氧化层。接着，在位于衬底110上的隧穿氧化层190上形成字线200，具体的形成方法可以是，紧挨隧穿氧化层的一侧沉积多晶硅覆盖所述隧穿氧化层190位于衬底110上的部分和衬底110，刻蚀多晶硅形成字线200。最终，遂穿氧化层位于所述第一侧墙150和所述字线200之间，所述遂穿氧化层190还位于所述浮栅180和所述字线200之间，所述遂穿氧化层190还位于所述衬底110和所述字线200之间。
接着，请参照图10，向所述衬底110注入离子形成保护漏极区的保护型沟道210，可以注入硼离子，注入的剂量可以为2E13个-4E13个/平方厘米，例如3E13个/平方厘米。保护型沟道210包围漏极区112，并且保护型沟道210部分位于字线正下方的衬底100内。由于现在的分栅快闪存储器的尺寸越来越小，所以导致字线的厚度越来越薄，宽度也越来越窄，漏极区形成的沟道也越来越短。导致在源线上施加高压时，开启电压减小，沟道容易发生击穿的现象，导致字线漏电，最后分栅快闪存储器发生编程串扰失效的现象。本发明实施例，增加保护型沟道以保护沟道不被击穿，从而防止字线漏电，最后防止分栅快闪存储器发生编程串扰失效的现象。并且，如果分栅快闪存储器进一步减小，字线的厚度和宽度进一步缩小，漏极区形成的沟道继续变短，本发明实施例的保护型沟道仍然可以保护漏极区的沟道，防止其被击穿。所以间接的，本发明实施例的改善分栅快闪存储器串扰失效的工艺制造方法还可以促进分栅快闪存储器的进一步缩小。
综上，在本发明实施例提供的一种改善分栅快闪存储器串扰失效的工艺制造方法中，包括：提供衬底；在所述衬底内形成有源极区和漏极区；在所述衬底上形成源线、位于所述源线两侧的浮栅以及位于浮栅一侧的字线；在所述漏极区的外侧形成保护型沟道，所述保护型沟道包围所述漏极区。当源线在处于高压的情况下，保护型沟道可以减少漏极区形成的沟道被击穿的几率，从而减少字线发生漏电和分栅快闪存储器发生串扰失效的几率。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种改善分栅快闪存储器串扰失效的工艺制造方法，其特征在于，包括：
提供衬底；
在所述衬底内形成有间隔的源极区和漏极区；
在所述衬底上形成源线、位于所述源线两侧的浮栅以及位于浮栅一侧的字线，所述字线位于所述源极区和所述漏极区之间；
在所述漏极区靠近所述源极区的一侧形成保护型沟道，所述保护型沟道包围所述漏极区形成的沟道。
2.如权利要求1所述的改善分栅快闪存储器串扰失效的工艺制造方法，其特征在于，所述源线形成于所述源极区上。
3.如权利要求1所述的改善分栅快闪存储器串扰失效的工艺制造方法，其特征在于，所述漏极区的数量为两个，两个所述漏极区分别位于所述源极区两侧。
4.如权利要求1所述的改善分栅快闪存储器串扰失效的工艺制造方法，其特征在于，在所述漏极区的外侧形成保护型沟道的方法包括：在所述漏极区的外侧向衬底内注入硼离子，形成保护型沟道。
5.如权利要求4所述的改善分栅快闪存储器串扰失效的工艺制造方法，其特征在于，向所述衬底内注入的硼离子的量为：2E13个-4E13个/平方厘米。
6.如权利要求1所述的改善分栅快闪存储器串扰失效的工艺制造方法，其特征在于，在所述浮栅和所述衬底之间还形成有栅介质层。
7.如权利要求1所述的改善分栅快闪存储器串扰失效的工艺制造方法，其特征在于，所述浮栅位于所述字线和所述源线之间。
8.如权利要求1所述的改善分栅快闪存储器串扰失效的工艺制造方法，其特征在于，所述源线和所述字线之间还形成有第一侧墙和第二侧墙，所述第二侧墙位于所述源线和所述浮栅之间，所述第一侧墙位于所述浮栅上并且位于所述第二侧墙和所述字线之间。
9.如权利要求8所述的改善分栅快闪存储器串扰失效的工艺制造方法，其特征在于，所述第一侧墙和所述字线之间还形成有遂穿氧化层，所述遂穿氧化层还位于所述浮栅和所述字线之间，所述遂穿氧化层还位于所述衬底和所述字线之间。
10.如权利要求1所述的改善分栅快闪存储器串扰失效的工艺制造方法，其特征在于，所述保护型沟道部分位于所述字线下方的所述衬底内。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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