CN116156890B - Nor闪存阵列的制作方法 - Google Patents
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Abstract
本发明提供一种Nor闪存阵列的制作方法。该Nor闪存阵列的制作方法中，提供的基底中形成有阱区，在阱区的基底顶部形成第一掺杂区，之后在第一掺杂区的基底上方形成阵列排布的多个第一栅极结构；其中，Nor闪存阵列的一个存储管包括一个第一栅极结构，第一掺杂区中与一个第一栅极结构位置对应的区域为一个存储管的沟道区，相邻两个存储管的沟道区之间未存在PN结，Nor闪存阵列的一个存储单元包括沿第一方向排布的多个存储管，同一存储单元中，相邻两个存储管通过相邻两个存储管的第一栅极结构之间的第一掺杂区串联，如此有利于增加存储管的沟道长度，同时使得存储管之间的排列更加紧密，提高Nor闪存阵列的性能和经济性。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种Nor闪存阵列的制作方法。
背景技术
闪存（Flash Memory）是一种非易失性（或非挥发性，Nonvolatile）的半导体存储芯片，其在断电情况下仍能保持所存储的数据信息。而且，闪存具有体积小、功耗低、不易受物理破坏的优点，因而得到了广泛的应用。传统NOR闪存阵列有1T（1- Transistor，单晶体管）结构、2T（2- Transistor，双晶体管）结构或是分离栅（Split Gate）结构。1T结构虽然单元存储面积小，但编程和读取功耗相对较大；2T结构增加了选择管，电流有所改善，但单元存储面积较大。
此外，随着工艺节点的缩小，现有的Nor闪存阵列中的存储管容易出现短沟道（short channel）效应，存储管的漏电流较大，且存储管的控制难度大。
发明内容
本发明提供一种Nor闪存阵列的制作方法，利用该Nor闪存阵列的制作方法制作获得的Nor闪存阵列中相邻两个存储管的沟道区之间无PN结，有利于增加存储管的沟道长度，提高存储管的控制性，同时使得存储管之间的排列更加紧密，提高Nor闪存阵列的性能和经济性。
为了实现上述的目的，本发明提供的Nor闪存阵列的制作方法包括：
提供基底，所述基底中形成有阱区，所述阱区从所述基底的顶面向所述基底的底面延伸；
在所述阱区的基底顶部形成第一掺杂区；以及
在所述第一掺杂区的基底上方形成阵列排布的多个第一栅极结构；其中，所述Nor闪存阵列的一个存储管包括一个所述第一栅极结构，所述第一掺杂区中与一个所述第一栅极结构位置对应的区域为一个所述存储管的沟道区，相邻两个所述存储管的沟道区之间未存在PN结；所述Nor闪存阵列的一个存储单元包括沿第一方向排布的多个存储管，同一所述存储单元中，相邻两个存储管通过所述相邻两个存储管的第一栅极结构之间的第一掺杂区串联。
可选的，所述在所述阱区的基底顶部形成第一掺杂区的方法包括：采用离子注入工艺在所述阱区的基底顶部注入第一掺杂物质形成第一掺杂区，所述第一掺杂物质的导电类型与所述阱区的掺杂物质的导电类型相反，使得所述存储管的沟道为耗尽型沟道。
可选的，所述在所述第一掺杂区的基底上方形成阵列排布的多个第一栅极结构的方法包括：在所述基底的顶面上形成电荷陷阱材料层以及位于所述电荷陷阱材料层上的第一栅电极材料层；在所述第一栅电极材料层上形成多个牺牲结构，所述多个牺牲结构在所述第一掺杂区的基底上方间隔排布；在每个所述牺牲结构的侧壁上形成第一侧墙；去除所述牺牲结构，在所述第一侧墙的侧壁上形成第二侧墙；以及以所述第一侧墙和所述第二侧墙共同作为掩模，刻蚀所述第一栅电极材料层和所述电荷陷阱材料层，在所述第一掺杂区的基底上方形成多个所述第一栅极结构。
可选的，所述在所述第一栅电极材料层上形成多个牺牲结构的方法包括：在所述第一栅电极材料层上形成缓冲层；在所述缓冲层上形成牺牲材料层；在所述牺牲材料层上形成图形化的掩模层，以所述图形化的掩模层为掩模刻蚀所述牺牲材料层并停止在所述缓冲层的表面上，形成所述多个牺牲结构；以及去除所述图形化的掩模层。
可选的，所述在每个所述牺牲结构的侧壁上形成第一侧墙的方法包括：在所述基底的顶面上形成第一侧墙材料层，所述第一侧墙材料层覆盖所述牺牲结构的侧壁、所述牺牲结构的顶面和所述缓冲层；以及刻蚀去除所述牺牲结构顶面上的所述第一侧墙材料层以及所述缓冲层上的部分所述第一侧墙材料层，保留所述牺牲结构侧壁上的第一侧墙材料层作为所述第一侧墙。
可选的，在所述第一侧墙的朝向相反的两个侧壁上均形成所述第二侧墙，一个所述第一栅极结构的宽度等于一个所述第一侧墙的宽度与两个所述第二侧墙的宽度之和。
可选的，同一所述存储单元中相邻两个所述第一栅极结构之间的间距在2nm以上且在12nm以下。
可选的，所述Nor闪存阵列的制作方法还包括：所述在所述第一掺杂区的基底上方形成阵列排布的多个第一栅极结构之后，在所述阱区的基底顶部形成第二掺杂区和第三掺杂区，所述第二掺杂区和所述第三掺杂区位于所述第一掺杂区的两侧且均与所述第一掺杂区的边缘接触；在所述基底的顶面上形成介电材料层，所述介电材料层填充在所述多个第一栅极结构之间且覆盖所述基底的顶面和所述第一栅极结构的顶面；在所述介电材料层上形成覆盖所述介电材料层的第二栅电极材料层；以及对所述第二栅电极材料层进行图形化处理，在所述第二掺杂区的基底顶部形成第二栅电极以及在所述第三掺杂区的基底顶部形成第三栅电极，所述第二栅电极和所述第三栅电极分别与所述第二掺杂区和所述第三掺杂区位置对应；其中，每个所述存储单元包括一位线选择管和一源线选择管，所述位线选择管和所述源线选择管位于同一所述存储单元的串联的所述多个存储管的两端，所述位线选择管与同一所述存储单元中邻近的存储管电连接，所述源线选择管与同一所述存储单元中邻近的存储管电连接，所述位线选择管包括所述第二栅电极，所述第二掺杂区为所述位线选择管的沟道区，所述源线选择管包括所述第三栅电极，所述第三掺杂区为所述源线选择管的沟道区。
可选的，所述Nor闪存阵列的制作方法还包括：所述在所述第二掺杂区的基底顶部形成第二栅电极以及在所述第三掺杂区的基底顶部形成第三栅电极之后，在所述第二栅电极的远离存储管侧边的基底顶部形成第四掺杂区，在所述第三栅电极的远离存储管侧边的基底顶部形成第五掺杂区，所述第四掺杂区与所述第二掺杂区相接，所述第五掺杂区与所述第三掺杂区相接；在所述第四掺杂区的基底上方形成与所述第四掺杂区电连接的位线，在所述第五掺杂区的基底上方形成与所述第五掺杂区电连接的共同源线，在所述第一栅极结构的上方形成与所述第一栅极结构电连接的字线，在所述第二栅电极的上方形成与所述第二栅电极电连接的位线选择线，以及在所述第三栅电极的上方形成与所述第三栅电极电连接的源线选择线。
可选的，所述位线选择管与邻近的存储管之间通过所述第一掺杂区连接；所述源线选择管与邻近的存储管之间通过所述第一掺杂区连接。
本发明提供的Nor闪存阵列的制作方法中，在阱区的基底顶部形成第一掺杂区，再在第一掺杂区的基底上方形成阵列排布的多个第一栅极结构，其中，Nor闪存阵列的一个存储管包括一个第一栅极结构，第一掺杂区中与一个第一栅极结构位置对应的区域为一个存储管的沟道区，相邻两个存储管的沟道区之间未存在PN结，Nor闪存阵列的一个存储单元包括沿第一方向排布的多个存储管，同一存储单元中，相邻两个存储管通过相邻两个存储管的第一栅极结构之间的第一掺杂区串联，如此有利于增加存储管的沟道长度，提高存储管的控制性，同时使存储管之间的排列更加紧密，提高Nor闪存阵列的性能和经济性。
附图说明
图1为本发明一实施例提供的Nor闪存阵列的制作方法的流程图。
图2至图14为利用本发明一实施例提供的Nor闪存阵列的制作方法制作Nor闪存阵列的分步骤结构示意图。
附图标记说明：
10-基底；100-阱区；101-第一掺杂区；102-第二掺杂区；103-第三掺杂区；104-第四掺杂区；105-第五掺杂区；11-ONO层；111-保留的ONO层；12-第一栅电极材料层；121-第一栅电极；13-缓冲层；14-牺牲材料层；141-牺牲结构；15-图形化的掩模层；16-第一侧墙；17-第二侧墙材料层；171-第二侧墙；18-介电材料层；19-第二栅电极材料层；191-第二栅电极；192-第三栅电极；20-存储管；21-位线选择管；22-源线选择管；23-字线；24-位线选择线；25-位线；26-源线选择线；27-共同源线。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本发明一实施例提供的Nor闪存阵列的制作方法的流程图。如图1所示，本实施例提供的Nor闪存阵列的制作方法包括：
S1，提供基底，基底中形成有阱区，阱区从基底的顶面向基底的底面延伸；
S2，在阱区的基底顶部形成第一掺杂区；
S3，在第一掺杂区的基底上方形成阵列排布的多个第一栅极结构；其中，Nor闪存阵列的一个存储管包括一个第一栅极结构，第一掺杂区中与一个第一栅极结构位置对应的区域为一个存储管的沟道区，相邻两个存储管的沟道区之间未存在PN结；Nor闪存阵列的一个存储单元包括沿第一方向排布的多个存储管，同一存储单元中，相邻两个存储管通过相邻两个存储管的第一栅极结构之间的第一掺杂区串联。
图2至图14为利用本发明一实施例提供的Nor闪存阵列的制作方法制作Nor闪存阵列的分步骤结构示意图。以下结合图1、图2至图14对本实施例提供的Nor闪存阵列的制作方法进行详细说明。
参考图2所示，步骤S1提供的基底10可以为硅基底，但不限于此。基底10还可以是锗基底、硅锗基底、绝缘体上硅 (Silicon On Insulator，SOI)或绝缘体上锗(GermaniumOn Insulator，GOI )等，基底10中还可以根据设计需求注入一定的掺杂粒子以改变电学参数。
本实施例中，基底10中形成有阱区100，阱区100从基底10的顶面向基底10的底面延伸。示例性的，本实施例中，阱区100为P阱（P-well），基底10可以为P型基底，整个基底10可以作为一个大的P阱，但不限于此。在其它实施例中，阱区100也可以为N阱。
执行步骤S2，参考图2所示，在阱区100的基底顶部形成第一掺杂区101。
示例性的，采用离子注入工艺在阱区100的基底顶部注入第一掺杂物质形成第一掺杂区101。本实施例中，第一掺杂物质的导电类型与阱区100的掺杂物质的导电类型相反，使得最终形成的存储管的沟道为耗尽型沟道。例如，阱区100为P型阱区、即阱区100的掺杂物质为P型时，第一掺杂物质为N型掺杂物质，N型掺杂物质包括磷、砷或锑等；或者，阱区100为N型阱区、即阱区100的掺杂物质为N型时，第一掺杂物质为P型掺杂物质，P型掺杂物质包括硼或铟等。需要说明的是，采用离子注入工艺形成第一掺杂区101时，离子注入的能量和剂量可以根据技术节点以及工艺平台确定，本申请不做限定。
执行步骤S3，在第一掺杂区101的基底上方形成阵列排布的多个第一栅极结构。示例性的，步骤S3可以包括子步骤S31至子步骤S35。
具体的，步骤S31，参考图3所示，在基底10的顶面上形成电荷陷阱材料层以及位于电荷陷阱材料层上的第一栅电极材料层12。
图3中，ONO层11包括在基底10的顶面自下而上依次堆叠的第一绝缘材料层、第二绝缘材料层和第三绝缘材料层，其中，图3未示出三个绝缘材料层的分界线。示例性的，第一绝缘材料层可以包含氧化物，第二绝缘材料层可以包含氮化物，第三绝缘材料层可以包含氧化物，其中，第二绝缘材料层为电荷陷阱材料层。第一绝缘材料层的厚度可以为10埃~100埃。第二绝缘材料层的厚度可以为30埃~150埃。第三绝缘材料层的厚度可以为50埃~200埃。第一栅电极材料层12可以为多晶硅层，但不限于此。
步骤S32，如图5所示，在第一栅电极材料层12上形成多个牺牲结构141，多个牺牲结构141在第一掺杂区101的基底上方间隔排布。
示例性的，在第一栅电极材料层12上形成多个牺牲结构141的方法可以包括：如图4所示，在第一栅电极材料层12上形成缓冲层13；在缓冲层13上形成牺牲材料层14；参考如5所示，在牺牲材料层14上形成图形化的掩模层15，以图形化的掩模层15为掩模刻蚀牺牲材料层14并停止在缓冲层13的表面上，形成多个牺牲结构141；以及去除图形化的掩模层15。
需要说明的是，在第一栅电极材料层12和牺牲材料层14之间设置缓冲层13，可以在刻蚀牺牲材料层14形成牺牲结构141的过程中保护第一栅电极材料层12。图形化的掩模层15可以为图形化的光刻胶层。
步骤S33，如图6所示，在每个牺牲结构141的侧壁上形成第一侧墙16。
示例性的，在每个牺牲结构141的侧壁上形成第一侧墙16的方法可以包括：在基底10的顶面上形成第一侧墙材料层，第一侧墙材料层覆盖牺牲结构141的侧壁、牺牲结构141的顶面和缓冲层13；刻蚀去除牺牲结构141顶面上的第一侧墙材料层以及缓冲层13上的部分第一侧墙材料层，保留牺牲结构141侧壁上的第一侧墙材料层作为第一侧墙16。
步骤S34，参考图7至图9所示，去除牺牲结构141，在第一侧墙16的侧壁上形成第二侧墙171。
具体的，在第一侧墙16的侧壁上形成第二侧墙171的方法可以包括：在基底10上形成第二侧墙材料层17，第二侧墙材料层17覆盖第一侧墙16的顶面和侧壁，以及覆盖缓冲层13；刻蚀去除第一侧墙16顶面上的第二侧墙材料层17以及缓冲层13顶面上的部分第二侧墙材料层17，保留第一侧墙16侧壁上的第二侧墙材料层作为第二侧墙171。
本申请的一实施例中，第一侧墙16和第二侧墙171的材料可以不同，如此刻蚀第二侧墙材料层17形成第二侧墙171的刻蚀过程便于控制，有助于提供刻蚀精度，例如，第一侧墙16和第二侧墙171中的一个的材料为氧化硅，另一个的材料为氮化硅，但不限于此。本申请的另一实施例中，第一侧墙16和第二侧墙171的材料可以相同，从而后续第一侧墙16和第二侧墙171可以在同一工艺步骤中去除，有助于简化工艺流程。
需要说明的是，在刻蚀第二侧墙材料层17形成第二侧墙171的刻蚀过程中，缓冲层13依然可以保护第一栅电极材料层12。
步骤S35，参考图9和图10所示，以第一侧墙16和第二侧墙171共同作为掩模，刻蚀缓冲层13、第一栅电极材料层12和ONO层11，在第一掺杂区101的基底上方形成多个第一栅极结构，再去除第一侧墙16、第二侧墙171和缓冲层13。
参考图10所示，存储管20的第一栅极结构包括保留的ONO层111和位于保留的ONO层111上的第一栅电极121。第一栅电极材料层12的保留部分作为多个第一栅电极121。ONO层11中的第一绝缘材料层保留的部分作为第一栅极结构的隧穿氧化层，在一定电压的作用下，电子或者空穴可以穿越隧穿氧化层；ONO层11中的第二绝缘材料层保留的部分作为第一栅极结构的电荷陷阱层，电荷陷阱层用于捕获电子或者空穴；ONO层11中的第三绝缘材料层保留的部分作为第一栅极结构的绝缘层，绝缘层用于阻隔电子或者空穴向上方的第一栅电极121逃逸。
需要说明的是，参考图9和图10所示，本实施例中，在第一侧墙16的朝向相反的两个侧壁上均形成第二侧墙171，一个第一栅极结构的宽度等于一个第一侧墙16的宽度与两个第二侧墙171的宽度之和，此处说的“宽度”为图9和图10中水平方向的尺寸，可以根据第一栅极结构的宽度设置第一侧墙16和第二侧墙171的宽度，由于第一侧墙16的宽度和第二侧墙171的宽度分别与第一侧墙材料层的厚度和第二侧墙材料层的厚度直接相关，因此，第一侧墙材料层的厚度和第二侧墙材料层的厚度可以根据第一栅极结构的宽度设置。
本实施例利用第一侧墙16和第二侧墙171共同作为刻蚀形成第一栅极结构的掩模，有利于形成较小宽度的第一栅极结构以及使得相邻两个第一栅极结构之间的间距较小，即有利于使得存储管之间的排列更加紧密。考虑到相邻两个第一栅极结构之间的电压击穿问题，本实施例中，同一存储单元中相邻两个第一栅极结构之间的间距在2nm以上，且为了减小Nor闪存阵列的面积，同一存储单元中相邻两个第一栅极结构之间的间距在12nm以下，例如同一存储单元中相邻两个第一栅极结构之间的间距为10nm。
参考图10所示，本实施例的Nor闪存阵列的一个存储管20包括一个第一栅极结构，第一掺杂区101中与一个第一栅极结构位置对应的区域为一个存储管20的沟道区，相邻两个存储管20的沟道区之间未存在PN结。本实施例的Nor闪存阵列包括在第一掺杂区101的范围内阵列排布的多个存储管20，Nor闪存阵列的一个存储单元包括沿第一方向排布的多个存储管20，第一方向与基底10的顶面平行，同一存储单元中，相邻两个存储管20通过相邻两个存储管20的第一栅极结构之间的第一掺杂区101串联。
参考图10所示，在第一掺杂区101的基底上方形成阵列排布的多个第一栅极结构之后，在阱区100的基底顶部形成第二掺杂区102和第三掺杂区103，第二掺杂区102和第三掺杂区103位于第一掺杂区101的两侧，且第二掺杂区102和第三掺杂区103均与第一掺杂区101的边缘接触。本实施例中，第二掺杂区102和第三掺杂区103的导电类型可以相同，两者可以通过同一道离子注入工艺形成。示例性的，第二掺杂区102和第三掺杂区103均为P型掺杂区，但不限于此。
参考图11所示，在基底10的顶面上形成介电材料层18，介电材料层18填充在多个第一栅极结构之间且覆盖基底10的顶面和第一栅极结构的顶面。本实施例中，介电材料层18可以填满第一栅极结构之间的空隙。介电材料层18的材料可以包括氧化硅。
参考图12所示，在介电材料层18上形成覆盖介电材料层18的第二栅电极材料层19。第二栅电极材料层19可以为多晶硅层，但不限于此。
参考图13所示，对第二栅电极材料层19进行图形化处理，在第二掺杂区102的基底顶部形成第二栅电极191以及在第三掺杂区103的基底顶部形成第三栅电极192，第二栅电极191和第三栅电极192分别与第二掺杂区102和第三掺杂区103位置对应。
参考图14所示，在第二栅电极191的远离存储管侧边的基底顶部形成第四掺杂区104，第四掺杂区104与第二掺杂区102相接，且第四掺杂区104的导电类型与阱区100的导电类型相反，从而第四掺杂区104与阱区100之间形成有PN结。在第三栅电极192的远离存储管侧边的基底顶部形成第五掺杂区105，第五掺杂区105与第三掺杂区103相接，且第五掺杂区105的导电类型与阱区100的导电类型相反，从而第五掺杂区105和阱区100之间形成PN结。示例性的，本实施例中，第四掺杂区104和第五掺杂区105均为N型掺杂区。
本实施例中，参考图14所示，Nor闪存阵列的每个存储单元还包括一位线选择管21和一源线选择管22，位线选择管21和源线选择管22位于同一存储单元的串联的多个存储管20的两端，位线选择管21与同一存储单元中邻近的存储管20电连接，源线选择管22与同一存储单元中邻近的存储管20电连接。
位线选择管21包括第二栅电极191，第二掺杂区102为位线选择管21的沟道区，第四掺杂区104为位线选择管21的一源漏区且用于形成欧姆接触，第一掺杂区101靠近第二栅电极191的部分为位线选择管21的另一源漏区。
源线选择管22包括第三栅电极192，第三掺杂区103为源线选择管22的沟道区，第五掺杂区105为源线选择管22的一源漏区且用于形成欧姆接触，第一掺杂区101靠近第三栅电极192的部分为源线选择管22的另一源漏区。本实施例中，位线选择管21和源线选择管22的沟道均为增强型沟道。
继续参考图14，位线选择管21与邻近的存储管20之间通过第一掺杂区101连接，源线选择管22与邻近的存储管20之间通过第一掺杂区101连接，如此第二栅电极191与邻近的存储管的第一栅极结构之间、以及第三栅电极192与邻近的存储管的第一栅极结构之间均不需要形成导电类型与存储管的沟道区不同的掺杂区，有助于缩短位线选择管21的第二栅电极191与存储管20的第一栅极结构之间的距离，以及缩短源线选择管22的第三栅电极192与存储管20的第一栅极结构之间的距离。
需要说明的是，本实施例中，如图14所示，一个存储单元包括8个存储管20，但不限于此。在其他实施例中，一个存储单元中存储管的数量可以大于8。
在形成第四掺杂区104和第五掺杂区105之后，参考图14所示，在第四掺杂区104的基底上方形成与第四掺杂区104电连接的位线25（BL），在第五掺杂区105的基底上方形成与第五掺杂区105电连接的共同源线27（CSL），在存储管20的第一栅极结构的上方形成与第一栅极结构电连接的字线23（WL），在位线选择管21的第二栅电极191的上方形成与第二栅电极191电连接的位线选择线24，以及在源线选择管22的第三栅电极192的上方形成与第三栅电极192电连接的源线选择线26。
需要说明的是，图14中未示出接触孔（Contact），位线25与第四掺杂区104之间、共同源线27与第五掺杂区105之间、字线23与存储管20的第一栅极结构之间、位线选择线24与第二栅电极191之间以及源线选择线26与第三栅电极192之间均可以通过接触孔电连接。
本实施例提供的Nor闪存阵列的制作方法中，在阱区100的基底顶部形成第一掺杂区101，再在第一掺杂区101的基底上方形成阵列排布的多个第一栅极结构，其中，Nor闪存阵列的一个存储管20包括一个第一栅极结构，第一掺杂区101中与一第一栅极结构位置对应的区域为一个存储管20的沟道区，相邻两个存储管20的沟道区之间未存在PN结，Nor闪存阵列的一个存储单元包括沿第一方向排布的多个存储管20，同一存储单元中，相邻两个存储管20通过相邻两个存储管的第一栅极结构之间的第一掺杂区101串联，如此有利于增加存储管的沟道长度，提高存储管的控制性，同时使存储管之间的排列更加紧密，提高Nor闪存阵列的性能和经济性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (9)
1.一种Nor闪存阵列的制作方法，其特征在于，包括：
提供基底，所述基底中形成有阱区，所述阱区从所述基底的顶面向所述基底的底面延伸；
在所述阱区的基底顶部形成第一掺杂区；以及
在所述第一掺杂区的基底上方形成阵列排布的多个第一栅极结构；所述在所述第一掺杂区的基底上方形成阵列排布的多个第一栅极结构的方法包括：在所述基底的顶面上形成电荷陷阱材料层以及位于所述电荷陷阱材料层上的第一栅电极材料层；在所述第一栅电极材料层上形成多个牺牲结构，所述多个牺牲结构在所述第一掺杂区的基底上方间隔排布；在每个所述牺牲结构的侧壁上形成第一侧墙；去除所述牺牲结构，在所述第一侧墙的侧壁上形成第二侧墙；以及以所述第一侧墙和所述第二侧墙共同作为掩模，刻蚀所述第一栅电极材料层和所述电荷陷阱材料层，在所述第一掺杂区的基底上方形成多个所述第一栅极结构；
其中，所述Nor闪存阵列的一个存储管包括一个所述第一栅极结构，所述第一掺杂区中与一个所述第一栅极结构位置对应的区域为一个所述存储管的沟道区，相邻两个所述存储管的沟道区之间未存在PN结；所述Nor闪存阵列的一个存储单元包括沿第一方向排布的多个存储管，同一所述存储单元中，相邻两个存储管通过所述相邻两个存储管的第一栅极结构之间的第一掺杂区串联。
2.如权利要求1所述的Nor闪存阵列的制作方法，其特征在于，所述在所述阱区的基底顶部形成第一掺杂区的方法包括：
采用离子注入工艺在所述阱区的基底顶部注入第一掺杂物质形成第一掺杂区，所述第一掺杂物质的导电类型与所述阱区的掺杂物质的导电类型相反，使得所述存储管的沟道为耗尽型沟道。
3.如权利要求1所述的Nor闪存阵列的制作方法，其特征在于，所述在所述第一栅电极材料层上形成多个牺牲结构的方法包括：
在所述第一栅电极材料层上形成缓冲层；
在所述缓冲层上形成牺牲材料层；
在所述牺牲材料层上形成图形化的掩模层，以所述图形化的掩模层为掩模刻蚀所述牺牲材料层并停止在所述缓冲层的表面上，形成所述多个牺牲结构；以及
去除所述图形化的掩模层。
4.如权利要求3所述的Nor闪存阵列的制作方法，其特征在于，所述在每个所述牺牲结构的侧壁上形成第一侧墙的方法包括：
在所述基底的顶面上形成第一侧墙材料层，所述第一侧墙材料层覆盖所述牺牲结构的侧壁、所述牺牲结构的顶面和所述缓冲层；以及
刻蚀去除所述牺牲结构顶面上的所述第一侧墙材料层以及所述缓冲层上的部分所述第一侧墙材料层，保留所述牺牲结构侧壁上的第一侧墙材料层作为所述第一侧墙。
5.如权利要求1所述的Nor闪存阵列的制作方法，其特征在于，在所述第一侧墙的朝向相反的两个侧壁上均形成所述第二侧墙，一个所述第一栅极结构的宽度等于一个所述第一侧墙的宽度与两个所述第二侧墙的宽度之和。
6.如权利要求1所述的Nor闪存阵列的制作方法，其特征在于，同一所述存储单元中相邻两个所述第一栅极结构之间的间距在2nm以上且在12nm以下。
7.如权利要求1所述的Nor闪存阵列的制作方法，其特征在于，还包括：
所述在所述第一掺杂区的基底上方形成阵列排布的多个第一栅极结构之后，在所述阱区的基底顶部形成第二掺杂区和第三掺杂区，所述第二掺杂区和所述第三掺杂区位于所述第一掺杂区的两侧且均与所述第一掺杂区的边缘接触；
在所述基底的顶面上形成介电材料层，所述介电材料层填充在所述多个第一栅极结构之间且覆盖所述基底的顶面和所述第一栅极结构的顶面；
在所述介电材料层上形成覆盖所述介电材料层的第二栅电极材料层；以及
对所述第二栅电极材料层进行图形化处理，在所述第二掺杂区的基底顶部形成第二栅电极以及在所述第三掺杂区的基底顶部形成第三栅电极，所述第二栅电极和所述第三栅电极分别与所述第二掺杂区和所述第三掺杂区位置对应；其中，每个所述存储单元包括一位线选择管和一源线选择管，所述位线选择管和所述源线选择管位于同一所述存储单元的串联的所述多个存储管的两端，所述位线选择管与同一所述存储单元中邻近的存储管电连接，所述源线选择管与同一所述存储单元中邻近的存储管电连接，所述位线选择管包括所述第二栅电极，所述第二掺杂区为所述位线选择管的沟道区，所述源线选择管包括所述第三栅电极，所述第三掺杂区为所述源线选择管的沟道区。
8.如权利要求7所述的Nor闪存阵列的制作方法，其特征在于，还包括：
所述在所述第二掺杂区的基底顶部形成第二栅电极以及在所述第三掺杂区的基底顶部形成第三栅电极之后，在所述第二栅电极的远离存储管侧边的基底顶部形成第四掺杂区，在所述第三栅电极的远离存储管侧边的基底顶部形成第五掺杂区，所述第四掺杂区与所述第二掺杂区相接，所述第五掺杂区与所述第三掺杂区相接；
在所述第四掺杂区的基底上方形成与所述第四掺杂区电连接的位线，在所述第五掺杂区的基底上方形成与所述第五掺杂区电连接的共同源线，在所述第一栅极结构的上方形成与所述第一栅极结构电连接的字线，在所述第二栅电极的上方形成与所述第二栅电极电连接的位线选择线，以及在所述第三栅电极的上方形成与所述第三栅电极电连接的源线选择线。
9.如权利要求7所述的Nor闪存阵列的制作方法，其特征在于，所述位线选择管与邻近的存储管之间通过所述第一掺杂区连接；所述源线选择管与邻近的存储管之间通过所述第一掺杂区连接。
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