TWI478324B - 記憶體陣列及其製造方法 - Google Patents
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Description
本發明是有關於一種記憶體陣列及其製造方法與操作方法，且特別是有關於一種具有溝渠通道(trench channel)的記憶體陣列及其製造方法與操作方法。
隨著積體電路的密集度增加，記憶體元件的尺寸也隨之縮小，而埋入式位元線(buried bit line)的尺寸也因此需要縮減。因此，記憶胞中的擊穿漏電流(punch-through leakage)變得更為嚴重，且位元線電阻值(bit line resistance)也變的更高。藉由增加接面深度(junction depth)與位元線的摻雜濃度來解決位元線電阻增加的問題，不僅可能發生短通道效應(short channel effect)，也可能因為鄰近的位元線之間的距離減少而導致擊穿漏電流的問題。然而，由於高摻雜濃度導致的較深接面和較短通道長度會導致擊穿漏電流的問題，因此使用高摻雜濃度並無法形成可避免短通道效應的淺接面位元線，基於摻雜濃度的限制，使得位元線過載(overloading)的問題仍然未獲解決。由於上述的問題，鄰近的位元線之間的更嚴重的擊穿漏電流以及高的位元線電阻仍然會發生，其導致了較差的操作速度與元件效能。此外，整個製程的可靠度(reliability)與良率(yield)也因此會受到影響。
本發明之一實施例提供一種記憶體陣列，其具有相對低的位元線電阻。
本發明之一實施例提供一種形成記憶體陣列的方法，此記憶體陣列中的記憶胞在受限的尺寸中具有相對長的通道長度。
本發明之一實施例提出一種記憶體陣列，此記憶體陣列包括複數條字元線、電荷捕捉結構、複數個溝渠通道與複數條位元線。電荷捕捉結構覆蓋該些字元線的表面。字元線與溝渠通道交替排列(alternatively arranged)，且該些溝渠通道藉由電荷捕捉結構而與相鄰的字元線分離。位元線跨越字元線，且溝渠通道與位元線電性耦接。
依照本發明實施例，字元線藉由形成在基底上的介電層而與基底分離。
依照本發明實施例，溝渠通道藉由介電層而與基底分離。
依照本發明實施例，介電層的材料包括氧化矽。
依照本發明實施例，該些溝渠通道的頂面(top level)低於每一條字元線的頂面。
依照本發明實施例，電荷捕捉結構包括電荷捕捉層。
依照本發明實施例，電荷捕捉層的材料包括氮化矽。
依照本發明實施例，位元線的摻雜類型與溝渠通道的摻雜類型不同。
本發明之另一實施例提出一種記憶胞。此記憶胞包括字元線、電荷捕捉結構、一對溝渠通道、第一位元線與第二位元線。字元線具有第一端與第二端。電荷捕捉結構覆蓋字元線的側壁。溝渠通道分別位於字元線的相對側壁處的電荷捕捉結構上，且靠近字元線的下部。第一位元線與第二位元線跨越字元線。此外，第一位元線與鄰接至字元線的第一端的溝渠通道電性耦接，且第二位元線與鄰接至字元線的第二端的溝渠通道電性耦接。
依照本發明實施例，字元線藉由形成在基底上的介電層而與基底分離。
依照本發明實施例，介電層的材料為氧化矽。
依照本發明實施例，電荷捕捉結構包括氧化層/電荷捕捉層。
依照本發明實施例，電荷捕捉層的材料為氮化矽。
依照本發明實施例，第一位元線與第二位元線的摻雜類型與溝渠通道的摻雜類型不同。
依照本發明實施例，該些第一位元線與第二位元線藉由該些第一位元線與第二位元線的延伸部分電性耦接至該些溝渠通道，此延伸部分位於字元線的該些側壁上。
依照本發明實施例，對於每一個位元線的延伸部分來說，位元線的延伸部分中具有P-N接面(P-N junction)。
依照本發明實施例，對於該些第一位元線與第二位元線的延伸部分來說，位元線的延伸部分與溝渠通道之間具有P-N接面。
本發明之一實施例提出一種形成記憶體陣列的方法。此方法包括提供其上形成有第一介電層的基底。然後，於第一介電層上形成複數條字元線，其中字元線彼此互相平行，且相鄰的字元線藉由溝渠而彼此分離。於基底上形成電荷捕捉結構，其中電荷捕捉結構均勻覆蓋在字元線以及溝渠上。此外，於基底上形成具有第一摻雜類型的導體層，以填滿字元線之間的溝渠。將導體層圖案化，以在溝渠中沿著字元線的長軸分別形成複數個溝渠通道，以及在字元線的頂部上分別形成複數條導體線且跨越字元線。該些溝渠通道的頂面低於該些字元線的頂面，且該些導體線具有在溝渠中向下延伸的複數個導體延伸部分，以分別將導體線電性耦接至溝渠通道。之後，於基底上形成第二介電層，以覆蓋導體線。然後，進行平坦化製程，以移除部份第二介電層，直到暴露出導體線的頂面。進行離子植入製程，以將導體線分別轉換為具有第二摻雜類型的複數條位元線。
依照本發明實施例，第一摻雜類型與第二摻雜類型不同。
依照本發明實施例，在進行離子植入製程之後，於該些導體延伸部分中形成P-N接面。
依照本發明實施例，在進行離子植入製程之後，於該些導體延伸部分與溝渠通道之間形成P-N接面。
依照本發明實施例，在進行離子植入製程之後，將該些導體延伸部分的靠近對應的位元線的部分的摻雜類型轉換為第二摻雜類型。
依照本發明實施例，電荷捕捉結構包括氧化矽/氮化矽/氧化矽層。
依照本發明實施例，第二介電層由氧化矽構成。
依照本發明實施例，導體層由多晶矽構成。
依照本發明實施例，平坦化製程包括化學機械研磨。
本發明又提供一種將記憶胞程式化的方法。記憶胞包括位於基底上的字元線結構以及分別位於字元線結構的相對側壁上的二個溝渠通道。記憶胞更包括位於字元線結構上的第一位元線與第二位元線，其跨越字元線結構。此外，第一位元線電性耦接至靠近字元線結構的第一端的溝渠通道，且第二位元線電性耦接至靠近字元線結構的第二端的溝渠通道。另外，字元線結構具有第一儲存區域與第二儲存區域，其分別位於鄰近第一端的字元線結構的相對側壁上。然而，第一與第二儲存區域為相同位元(第一位元)。字元線結構更具有第三儲存區域與第四儲存區域，其分別位於鄰近第二端的字元線結構的相對側壁上。然而，第三與第四儲存區域為相同位元(第二位元)。此方法包括施加第一正電壓至字元線結構，以及施加第二正電壓至第一位元線，且將第二位元線接地。自第一位元線至第二位元線產生通道熱電子(channel hot electron)，以在程式化記憶胞時，同時將通道熱電子注入至靠近字元線結構的第一端的第一與第二儲存區域。
依照本發明實施例，所注入的載子(carrier)被分別儲存在第一儲存區域與第二儲存區域中。
依照本發明實施例，當第一正電壓為約9V至13V的正偏壓且第一位元線被施加第二正偏壓而第二位元線接地時，記憶胞以通道熱電子注入程式化處理(channel hot electron injection programming process)的方式被程式化。
本發明之一實施例提出一種對記憶胞進行抹除操作的方法。記憶胞包括位於基底上的字元線結構以及分別位於字元線結構的相對側壁上的二個溝渠通道。記憶胞更包括位於字元線結構上的第一位元線與第二位元線，其跨越字元線結構。此外，第一位元線電性耦接至靠近字元線結構的第一端的溝渠通道，且第二位元線電性耦接至靠近字元線結構的第二端的溝渠通道。另外，字元線結構具有第一儲存區域與第二儲存區域，其分別位於鄰近第一端的字元線結構的相對側壁上。然而，第一與第二儲存區域為相同位元(第一位元)。字元線結構更具有第三儲存區域與第四儲存區域，其分別位於鄰近第二端的字元線結構的相對側壁上。然而，第三與第四儲存區域為相同位元(第二位元)。此方法包括施加負電壓至字元線結構，以及施加正電壓至第一位元線，且將第二位元線接地。在第一位元線或第二位元線的接面周圍產生帶對帶熱電洞(band-to-band hot hole)，以在抹除記憶胞時，同時將帶對帶熱電洞注入至靠近字元線結構的第一端的第一與第二儲存區域。
依照本發明實施例，當負電壓為約-5V至-10V的電壓時，記憶胞以帶對帶穿隧熱電洞處理(band-to-band-tunneling hot hole process)的方式被抹除。
本發明之一實施例提出一種讀取記憶胞的方法。記憶胞包括位於基底上的字元線結構以及分別位於字元線結構的相對側壁上的二個溝渠通道。記憶胞更包括位於字元線結構上的第一位元線與第二位元線，其跨越字元線結構。此外，第一位元線電性耦接至靠近字元線結構的第一端的溝渠通道，且第二位元線電性耦接至靠近字元線結構的第二端的溝渠通道。另外，字元線結構具有第一儲存區域與第二儲存區域，其分別位於鄰近第一端的字元線結構的相對側壁上。然而，第一與第二儲存區域為相同位元(第一位元)。字元線結構更具有第三儲存區域與第四儲存區域，其分別位於鄰近第二端的字元線結構的相對側壁上。然而，第三與第四儲存區域為相同位元(第二位元)。此方法包括施加第三正電壓至字元線結構，以及施加第四正電壓至第二位元線，且將第一位元線接地，以及自第一位元線至第二元線施加第一反向偏壓(reverse bias)，以讀取第一儲存區域與第二儲存區域的儲存狀態。
依照本發明實施例，當第一反向偏壓藉由將第一位元線接地實現以及施加正電壓至第二位元線時，記憶胞以反向讀取處理(reverse read process)的方式被讀取。
在本發明中，藉由控制導體延伸部分中的P-N接面的位置，在具有受限且小的尺寸的記憶胞中可以有效地延長通道長度。藉由將源極/汲極(即P-N接面上的導體延伸部分)提高至溝渠通道之上，不被預期的擊穿將不再是問題，甚至在尺寸受限的記憶胞中可以增加形成位元線的離子植入劑量以降低位元線電阻。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F為依照本發明一實施例所繪示的記憶體陣列的製造流程立體示意圖。如圖1A所示，提供基底100。基底100具有形成於其上的介電層102。基底100例如但不限於是矽基底。介電層102例如但不限於是由氧化矽構成。介電層102的形成方法例如但不限於是化學氣相沈積法(chemical vapor deposition，CVD)。此外，導體層104形成於介電層102上。導體層104例如但不限於是由臨場摻雜(in-situ doped)多晶矽構成。另外，導體層104的形成方法包括形成多晶矽層，然後進行離子植入製程，以將離子植入多晶矽層中。
如圖1B所示，進行圖案化製程，以將導體層104圖案化為複數條字元線104a。字元線104a彼此互相平行，且相鄰的字元線104a藉由溝渠104b而彼此分離。將導體層104圖案化為字元線104a的方法例如但不限於包括於導體層104上依序形成墊層(未繪示)與硬罩幕層(未繪示)，以及於硬罩幕層上形成圖案化光阻層(未繪示)。然後，使用圖案化光阻層為罩幕來進行蝕刻製程，以於導體層104中形成溝渠104b，並將導體層104轉變為字元線104a。之後，將圖案化光阻層、硬罩幕層與墊層移除。
然後，如圖1B所示，於基底100上形成電荷捕捉結構106，以完全地覆蓋字元線104a。電荷捕捉結構106與字元線104a共形。電荷捕捉結構106例如但不限於是具有介電層106a、電荷捕捉層106b與介電層106c的堆疊層，介電層106a、電荷捕捉層106b與介電層106c由堆疊層的底部至頂部堆疊。介電層106a例如是由氧化矽構成。介電層106c例如是由氧化矽構成。電荷捕捉層106b例如是由氮化矽、據有高介電常數的材料、奈米晶粒(nano-crystal)(例如矽奈米晶粒、鍺奈米晶粒或金屬奈米晶粒)構成。電荷捕捉層106b的形成方法例如但不限於是CVD或磊晶法(epitaxy)。
如圖1C所示，於基底100上形成具有第一摻雜類型的導體層108，以填滿溝渠104b。導體層108的形成方法例如包括於基底100上形成材料層並填滿溝渠104b，然後進行離子植入製程110，以將具有第一摻雜類型的離子植入材料層中，將材料層轉變為導體層108。材料層例如是藉由進行金屬誘發側向結晶製程(metal induced lateral crystallization process)而由單晶(single crystal)構成。在一實施例中，材料層例如是由多晶矽構成，例如未摻雜(un-doped)多晶矽。離子植入製程110例如是通道摻雜製程(channel doping process)，以使植入的離子聚集在部分的導體層108中，而此部分的導體層108為後續形成的記憶胞中預定的通道區域。
如圖1D與圖1D-1所示，於基底100上形成圖案化罩幕層112。圖案化罩幕層112例如但不限於是由光阻或硬罩幕材料構成。如圖1E、圖1E-1與圖1E-2所示，移除部分的導體層108，以在溝渠104b中沿著字元線104a的長軸y形成溝渠通道108a，以及於字元線104a上形成跨越每一條字元線104a的導體線108b。然後，移除圖案化罩幕層112(如圖1D與圖1D-1所示)。值得注意的是，每一個溝渠通道108a的頂面114低於每一條字元線104a的頂面116。此外，每一條導體線108b具有複數個導體延伸部分108c，其分別在溝渠104b中向下延伸，以分別將導體線108b電性耦接至溝渠通道108a。移除部分的導體層108的方法例如包括使用圖案化罩幕層112為罩幕來蝕刻導體層108，直到暴露出位於字元線104a的頂部上的部分的電荷捕捉結構106，然後，進行過蝕刻製程(over etching process)來進一步移除溝渠104b中的部分導體層，以將每一個溝渠104b的頂部部分移除。
如圖1F、圖1F-1與圖1F-2所示，於基底100上形成介電層118，以覆蓋導體線108b與溝渠通道108a，且進一步填滿溝渠104b的被移除部分。介電層118例如但不限於是由氧化矽構成，且例如是藉由高密度電漿CVD所形成。介電層118用來作為位元線隔離。之後，進行平坦化製程，以移除部分的介電層118，直到暴露出導體線108b的頂面。平坦化製程例如是化學機械研磨。然後，進行離子植入製程120，以將每一條導體線108b的摻雜類型轉變為第二摻雜類型，且將靠近導體線108b的每一個導體延伸部分108c的一部分的摻雜類型轉變為第二摻雜類型。因此，導體線108b分別被轉變為位元線122。值得注意的是，第一摻雜類型與第二摻雜類型不同。因此，在進行離子植入製程120之後，P-N接面124形成在每一個導體延伸部分108c中。
因此，形成了記憶體陣列。如圖1F-1、圖1F-2與圖1F-3所示，可以清楚了解，在本發明的記憶體陣列中，通每一個記憶胞的通道區包括溝渠通道108a與位於P-N接面124下方的部份導體延伸部分，且通道區位於字元線104a的相對側壁上的電荷捕捉結構106上。由於在形成溝渠通道108a之後進行位元線植入製程/離子植入製程120，因此通道長度可以經由控制植入參數來調整。也就是說，在每一個導體延伸部分108c中的P-N接面124的位置可以被控制，以控制每一個記憶胞的通道長度。因此，藉由控制位於溝渠104b中導體延伸部分108c中的P-N接面124的位置，通道長度不會因記憶胞的尺寸縮小而受到限制。
在一實施例中，可以藉由控制植入參數而將P-N接面的位置調整在每一個導體延伸部分108c與溝渠通道108a之間的邊界。也就是說，在記憶體陣列中，每一個記憶胞的通道區域之間的通道位於P-N接面124a之間的溝渠104b底部的電荷捕捉結構106上(如圖1F-4所示)。
以下將描述記憶體陣列的結構。圖2為依照本發明一實施例所繪示的記憶體陣列的立體示意圖。圖2A為沿圖2中A-A剖面所繪示的剖面示意圖。圖2B為沿圖2中B-B剖面所繪示的剖面示意圖。如圖2、圖2A與圖2B所示，記憶體陣列包括基底100與複數個字元線結構202。每一個字元線結構202包括字元線104a與覆蓋字元線104a的電荷捕捉結構106。字元線104a位於基底100上，且字元線104a彼此互相平行。記憶體陣列還包括複數個溝渠通道108a與複數條位元線122。溝渠通道108a位於基底100上，且字元線104a與溝渠通道108a交替排列。此外，每一個溝渠通道108a藉由電荷捕捉結構106而與相鄰的字元線104a分離。位元線122位於字元線104a上，且每一條位元線122跨越每一條字元線104a上方。此外，每一個溝渠通道108a與位元線122電性耦接。值得注意的是，每一個溝渠通道108a的低於每一條字元線104a的頂面。
以下將描述本發明的記憶體陣列中的記憶胞的結構。如圖2、圖2A與圖2B所示，記憶體胞200包括基底100與字元線結構202，而字元線結構202包括字元線104a與電荷捕捉結構106。字元線104a位於基底100上，且字元線104a具有第一端105a與第二端105b。此外，電荷捕捉結構106覆蓋字元線104a的側壁。記憶胞還包括一對溝渠通道108aa與108ab以及第一位元線122a與第二位元線122b。溝渠通道108aa與108ab分別位於字元線104a的相對側壁上的電荷捕捉結構106上，且靠近字元線104a的下方部分。第一位元線122a與第二位元線122b位於字元線104a上，且跨越字元線104a。另外，第一位元線122a電性耦接至與鄰近第一端105a的每一個溝渠通道，且第二位元線122b電性耦接至與鄰近第二端105b的每一個溝渠通道。
值得注意的是，每一條第一位元線122a與第二位元線122b經由位於字元線104a的每一個側壁上的對應的位元線的延伸部分(即導體延伸部分108c)而與每一個溝渠通道電性耦接。此外，對於每一個位元線的延伸部分來說，在位元線的延伸部分中具有P-N接面124。在一實施例中，如圖1F-4所示，每一個P-N接面124a位於每一個導體延伸部分108c與溝渠通道108a之間。
以下將描述本發明的記憶胞的操作方法。圖3依照本發明一實施例所繪示的記憶胞的上視示意圖。圖3A為沿圖3中C-C剖面所繪示的剖面示意圖。如圖3與圖3A所示，記憶胞300包括位於基底100上的字元線結構107以及分別位於字元線結構107的相對側壁上的二個溝渠通道108aa與108ab。記憶胞還包括位於字元線結構107上且跨越字元線結構107的第一位元線122a與第二位元線122b。此外，第一位元線122a與靠近字元線結構107的第一端105a的溝渠通道108aa、108ab電性耦接，而第二位元線122b與靠近字元線結構107的第二端105b的溝渠通道108aa、108ab電性耦接。另外，字元線結構107具有第一儲存區域250a與第二儲存區域250b，其分別位於鄰近第一端105a的字元線結構107的相對側壁上。字元線結構107還具有第三儲存區域250c與第四儲存區域250d，其分別位於鄰近第二端105b的字元線結構107的相對側壁上。
在進行程式化操作以將電荷同時儲存於第一儲存區域250a與第二儲存區域250b中時，將第一正電壓施加於字元線結構107的字元線104a，且將第二正電壓施加於第一位元線122a，並將第二位元線122b接地，以將電子載子(electron carrier)注入靠近第一端105a的字元線結構107的部分電荷捕捉結構106中。也就是說，自第一位元線至第二位元線產生的被注入的載子分別同時儲存於第一儲存區域250a與第二儲存區域250b中。值得注意的是，每一個第一儲存區域250a、第二儲存區域250b、第三儲存區域250c與第四儲存區域250d的位置位於每一個導體延伸部分108c中的P-N接面124的周圍。換言之，載子被注入靠近P-N接面的儲存區域中。
此外，當第一正電壓為約9V至13V時，記憶胞以通道熱電子注入程式化處理的方式被程式化。第二電壓可以是正偏壓，且將第二位元線接地。
當第一儲存區域與第二儲存區域皆處於程式化狀態時，可以對記憶體胞進行抹除操作，以將儲存於第一儲存區域與第二儲存區域中的載子抹除。程式化狀態為儲存區域具有至少一個載子儲存於其中的狀態。抹除操作可以藉由施加負電壓至字元線結構107的字元線104a、施加正電壓於第一位元線122a以及將第二位元線122b接地來實現。
明顯地，當施加至字元線104a的負電壓為約-5V至-10V的電壓時，記憶胞以帶對帶穿隧熱電洞處理的方式被抹除。也就是說，帶對帶熱電洞產生在第一位元線或第二位元線的接面的周圍，以在抹除記憶胞時將帶對帶熱電洞同時注入至靠近字元線結構的第一端的第一儲存區域與第二儲存區域。
此外，藉由施加正電壓至字元線結構107的字元線104a、施加正電壓至第二位元線122b以及將第一位元線122a接地來讀取記憶胞，以讀取第一儲存區域250a與第二儲存區域250b的儲存狀態。
在一實施例中，當施加至字元線104a的電壓為正偏壓時，記憶胞以反向讀取處理的方式被讀取。
在本發明中，藉由控制導體延伸部分中的P-N接面的位置，在具有受限且小的尺寸的記憶胞中可以有效地將通道長度延長。因此，記憶胞的操作電流可以大幅度地增加而不受限於記憶胞的縮小尺寸，且操作速度也因此而增加。此外，在本發明中，源極/汲極區(即P-N接面上的導體延伸部分)被提高至包括溝渠通道的通道區之上，因此藉由採用如本發明所示的具有三維配置的源極/汲極，不被預期的擊穿將不再是問題，甚至在尺寸受限的記憶胞中可以增加形成位元線的離子植入劑量，以降低位元線電阻。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．基底
102、106a、106c、118．．．介電層
104、108．．．導體層
104a．．．字元線
104b．．．溝渠
105a．．．第一端
105b．．．第二端
106．．．電荷捕捉結構
106b．．．電荷捕捉層
107．．．字元線結構
108．．．導體層
108a、108aa、108ab．．．溝渠通道
108b．．．導體線
108c．．．導體延伸部分
110、120．．．離子植入製程
112．．．圖案化罩幕層
114、116．．．頂面
122．．．位元線
122a．．．第一位元線
122b．．．第二位元線
124、124a．．．P-N接面
202．．．字元線結構
250a．．．第一儲存區域
250b．．．第二儲存區域
250c．．．第三儲存區域
250d．．．第四儲存區域
圖1A至圖1F為依照本發明一實施例所繪示的記憶體陣列的製造流程立體示意圖。
圖1D-1為沿圖1D中I-I剖面所繪示的剖面示意圖。
圖1E-1為沿圖1E中II-II剖面所繪示的剖面示意圖。
圖1E-2為沿圖1E中III-III剖面所繪示的剖面示意圖。
圖1F-1為沿圖1F中IV-IV剖面所繪示的剖面示意圖。
圖1F-2為沿圖1F中V-V剖面所繪示的剖面示意圖。
圖1F-3為沿圖1F中VI-VI剖面所繪示的剖面示意圖。
圖1F-4為依照本發明另一實施例所繪示的位於導體延伸部分與溝渠通道之間的P-N接面的位置剖面示意圖。
圖2為依照本發明一實施例所繪示的記憶體陣列的立體示意圖。
圖2A為沿圖2中A-A剖面所繪示的剖面示意圖。
圖2B為沿圖2中B-B剖面所繪示的剖面示意圖。
圖3依照本發明一實施例所繪示的記憶胞的上視示意圖。
圖3A為沿圖3中C-C剖面所繪示的剖面示意圖。
100‧‧‧基底
102、106a、106c、118‧‧‧介電層
104a‧‧‧字元線
106‧‧‧電荷捕捉結構
106b‧‧‧電荷捕捉層
108a‧‧‧溝渠通道
120‧‧‧離子植入製程
122‧‧‧位元線
Claims (26)
- 一種記憶體陣列，包括：複數個字元線；一電荷捕捉結構，覆蓋該些字元線的表面；複數個溝渠通道，該些字元線與該些溝渠通道交替排列，且該些溝渠通道藉由該電荷捕捉結構而與相鄰的該字元線分離；以及複數個位元線，跨越該些字元線，其中該些溝渠通道與該些位元線電性耦接。
- 如申請專利範圍第1項所述之記憶體陣列，其中該些字元線藉由形成在一基底上的一介電層而與該基底分離。
- 如申請專利範圍第2項所述之記憶體陣列，其中該些溝渠通道藉由該介電層而與該基底分離。
- 如申請專利範圍第2項所述之記憶體陣列，其中該介電層的材料包括氧化矽。
- 如申請專利範圍第1項所述之記憶體陣列，其中該些溝渠通道的頂面低於該些字元線的頂面。
- 如申請專利範圍第1項所述之記憶體陣列，其中該電荷捕捉結構包括一電荷捕捉層。
- 如申請專利範圍第6項所述之記憶體陣列，其中該電荷捕捉層的材料包括氮化矽。
- 如申請專利範圍第1項所述之記憶體陣列，其中該些位元線的一第一摻雜類型與該些溝渠通道的一第二摻雜 類型不同。
- 一種記憶胞，包括：一字元線，具有一第一端與一第二端；一電荷捕捉結構，覆蓋該字元線的側壁；二個溝渠通道，分別位於該字元線的相對側壁處的該電荷捕捉結構上，且靠近該字元線的下部；以及一第一位元線與一第二位元線，跨越該字元線，其中該第一位元線與鄰接至該字元線的該第一端的該些溝渠通道電性耦接，且該第二位元線與鄰接至該字元線的該第二端的該些溝渠通道電性耦接。
- 如申請專利範圍第9項所述之記憶胞，其中該字元線藉由形成在一基底上的一介電層而與該基底分離。
- 如申請專利範圍第10項所述之記憶胞，其中該介電層的材料為氧化矽。
- 如申請專利範圍第9項所述之記憶胞，其中該電荷捕捉結構包括一電荷捕捉層。
- 如申請專利範圍第12項所述之記憶胞，其中該電荷捕捉層為氮化矽。
- 如申請專利範圍第9項所述之記憶胞，其中該第一位元線與該第二位元線的一第一摻雜類型與該些溝渠通道的一第二摻雜類型不同。
- 如申請專利範圍第9項所述之記憶胞，其中該第一位元線與該第二位元線中的每一者藉由該第一位元線與該第二位元線中的每一者的一延伸部分電性耦接至該些溝 渠通道，該些延伸部分位於該字元線的該些側壁上。
- 如申請專利範圍第15項所述之記憶胞，其中對於該第一位元線與該第二位元線中的每一者的該延伸部分來說，該延伸部分中具有一P-N接面。
- 如申請專利範圍第15項所述之記憶胞，其中對於該第一位元線與該第二位元線中的每一者的該延伸部分來說，該延伸部分與該溝渠通道之間具有一P-N接面。
- 一種形成記憶體陣列的方法，包括：提供一基底，該基底具有一第一介電層，該第一介電層形成於該基底上；於該第一介電層上形成複數個字元線，其中相鄰的該些字元線藉由一溝渠而彼此分離；於該基底上形成一電荷捕捉結構，其中該電荷捕捉結構覆蓋在該些字元線以及該些溝渠上；於該基底上形成具有一第一摻雜類型的一導體層，以填滿該些字元線之間的該些溝渠；將該導體層圖案化，以在該些溝渠中沿著該些字元線的長軸分別形成複數個溝渠通道，以及分別形成跨越該些字元線的複數個導體線，其中該些溝渠通道的頂面低於該些字元線的頂面，且該些導體線具有在該些溝渠中延伸的複數個導體延伸部分，以分別將該些導體線電性耦接至該些溝渠通道；於該基底上形成一第二介電層，以覆蓋該些導體線；進行一平坦化製程，以移除部份該第二介電層，直到 暴露出該些導體線的頂面；以及進行一離子植入製程，以將該些導體線分別轉換為具有一第二摻雜類型的複數個位元線。
- 如申請專利範圍第18項所述之形成記憶體陣列的方法，其中該第一摻雜類型與該第二摻雜類型不同。
- 如申請專利範圍第18項所述之形成記憶體陣列的方法，其中在進行該離子植入製程之後，於該些導體延伸部分中形成一P-N接面。
- 如申請專利範圍第18項所述之形成記憶體陣列的方法，其中在進行該離子植入製程之後，於該些導體延伸部分與該些溝渠通道之間形成一P-N接面。
- 如申請專利範圍第18項所述之形成記憶體陣列的方法，其中在該進行離子植入製程之後，將該些導體延伸部分的靠近對應的該位元線的部分的該第一摻雜類型轉換為該第二摻雜類型。
- 如申請專利範圍第18項所述之形成記憶體陣列的方法，其中該電荷捕捉結構包括一氧化矽-氮化矽-氧化矽層。
- 如申請專利範圍第18項所述之形成記憶體陣列的方法，其中該第二介電層由氧化矽構成。
- 如申請專利範圍第18項所述之形成記憶體陣列的方法，其中該導體層由多晶矽構成。
- 如申請專利範圍第18項所述之形成記憶體陣列的方法，其中該平坦化製程包括化學機械研磨。
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