JP2000114510A

JP2000114510A - 半導体装置の製造方法

Info

Publication number: JP2000114510A
Application number: JP10278936A
Authority: JP
Inventors: Kenji Kawashima; 健治川嶋; Koichiro Adachi; 浩一郎足立
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-09-30
Filing date: 1998-09-30
Publication date: 2000-04-21

Abstract

(57)【要約】【課題】エッチングによる半導体サイドウォールの形
成時に、エッチング残さを生じさせずに所定の形状の半
導体サイドウォールを形成することができる半導体装置
の製造方法を提供する。【解決手段】半導体基板の上に存在する段差を覆うよ
うに半導体層を形成する工程と、該段差の側壁部のみに
該半導体層からなる半導体サイドウォールを形成する工
程と、を包含する半導体装置の製造方法において、該半
導体サイドウォールの形成工程が、等方性エッチングに
よって、該半導体膜の表面に存在する自然酸化膜を除去
する等方性エッチング工程と、該半導体層に対する異方
性エッチングによるエッチバックを行って、該半導体サ
イドウォールを形成する異方性エッチング工程と、を包
含する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＭＯＳトランジスタなどの半導体装
置における半導体層からなるサイドウォール（以下で
は、「半導体サイドウォール」と称する）の形成方法に
関する。

【０００２】

【従来の技術】大多数の半導体集積回路では、その構成
における基本素子として、絶縁ゲート型電界効果トラン
ジスタ（ＭＯＳＦＥＴ）が用いられている。

【０００３】近年、半導体素子の寸法の微細化が進むに
従って、パンチスルー等の短チャンネル効果によるトラ
ンジスタ特性の劣化、ゲート長のばらつきによる閾値電
圧のばらつき、或いは、サブスレッショルド特性の劣化
によるリーク電流の増加が、問題になってきている。こ
れらの問題を解決するためには、ソース及びドレイン接
合の浅接合化が有効であることが知られている。しか
し、単にソース及びドレイン接合の浅接合化を行うだけ
では、短チャンネル効果を抑制することはできる一方
で、ソース及びドレイン拡散層の抵抗値の増加に伴って
ＭＯＳＦＥＴの電流駆動力が低下するという問題が生じ
る。

【０００４】上記の問題を解決する目的で、ソース及び
ドレイン接合の上に別の拡散層を積み上げるように形成
する、すなわち、ゲート電極の両側に浅接合ソース及び
ドレイン拡散層を形成することで、ソース及びドレイン
拡散層の厚さを実効的に厚くして低抵抗化の実現を図っ
た、いわゆる積み上げ拡散層構造が提案されている。そ
の一例として、図３として、特開平７−９９３０９号公
報に開示されている積み上げ拡散層構造を有する半導体
素子（ＭＯＳＦＥＴ）の構成を模式的に描いた断面図を
示す。

【０００５】図３に示す半導体集素子では、半導体基板
１１１の上の素子分離領域１２０の間の活性領域に、ゲ
ート絶縁膜（酸化膜）１１２及びゲート電極１１４が形
成されている。ゲート電極１１４の上には絶縁膜（絶縁
層キャップ）１１３が形成され、一方、ゲート電極１１
３の両側面にも、サイドウォール絶縁膜１１５が形成さ
れている。これらの絶縁膜が付加されたゲート電極１１
４の形成後、素子分離領域１２０を含む半導体基板１１
１の表面の所定の領域に、さらに絶縁膜１１８が形成さ
れる。

【０００６】引き続いて、半導体基板１１１の上にポリ
シリコン等の半導体膜（不図示）を堆積し、それに対し
て異方性エッチバックを行うことによって、チャネル領
域よりも上方に積み上がった半導体サイドウォール１１
６が、ゲート電極１１４に対して自己整合的に形成され
る。

【０００７】さらに、上記のようにして形成された半導
体サイドウォール１１６に、不純物をイオン注入法等で
ドープする。このとき、半導体サイドウォール１１６が
存在する領域では、注入された不純物が半導体基板１１
１の表面に到達することはない。一方、半導体サイドウ
ォール１１６が存在しない領域では、注入された不純物
は、絶縁膜１１８を貫通して半導体基板１１１の表面近
傍に、所定の深さまで注入される。その後に熱拡散処理
を行うことにより、ゲート電極１１４の近傍の半導体基
板１１１に局所的な浅接合ソース及びドレイン拡散層１
１７が形成される。また、この熱処理によって、上記で
半導体基板１１１に注入された不純物イオンが活性化さ
れ、深接合ソース及びドレイン拡散層１１９が形成され
る。

【０００８】

【発明が解決しようとする課題】上記のように構成され
たＭＯＳＦＥＴでは、半導体サイドウォール１１６の形
状によって、その電気的特性に大きな影響が生じる。従
って、半導体サイドウォール１１６を形成するためのエ
ッチバックプロセス（エッチングプロセス）が、良好な
電気的特性を得るために重要な要素になる。

【０００９】しかしながら、上記で行われる従来技術に
よる異方性エッチバックプロセスでは、形成される半導
体素子の十分に良好な電気的動作特性をもたらすような
半導体サイドウォール１１６を形成することが、実際に
は困難である。

【００１０】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、エッチングによる半導体
サイドウォールの形成時に、エッチング残さを生じさせ
ずに所定の形状の半導体サイドウォールを形成すること
ができる半導体装置の製造方法を提供すること、であ
る。

【００１１】

【課題を解決するための手段】本発明のある局面によれ
ば、半導体基板の上に存在する段差を覆うように半導体
層を形成する工程と、該段差の側壁部のみに該半導体層
からなる半導体サイドウォールを形成する工程と、を包
含する半導体装置の製造方法において、該半導体サイド
ウォールの形成工程は、等方性エッチングによって、該
半導体膜の表面に存在する自然酸化膜を除去する等方性
エッチング工程と、該半導体層に対する異方性エッチン
グによるエッチバックを行って、該半導体サイドウォー
ルを形成する異方性エッチング工程と、を包含してお
り、そのことによって、上記の目的が達成される。

【００１２】例えば、前記段差はゲート電極から形成さ
れており、前記半導体サイドウォールを該ゲート電極の
両側面に形成する。

【００１３】ある実施形態では、前記半導体層がシリコ
ンから形成されており、前記等方性エッチング工程にお
いては、エッチングガスとして、少なくともフロロカー
ボン系ガスを含む混合ガスを用い、前記異方性エッチン
グ工程においては、エッチングガスとして、ハロゲン系
ガスを含む混合ガスを用いる。

【００１４】他の実施形態では、前記半導体層がシリコ
ンから形成されており、前記等方性エッチング工程にお
いては、エッチングガスとして、少なくともＳＦ₆を含
む混合ガスを用い、前記異方性エッチング工程において
は、エッチングガスとして、ハロゲン系ガスを含む混合
ガスを用いる。

【００１５】本発明のある局面によれば、半導体基板の
上に存在する段差を覆うように半導体層を形成する工程
と、該段差の側壁部のみに該半導体層からなる半導体サ
イドウォールを形成する工程と、を包含する半導体装置
の製造方法において、該半導体層がシリコン膜から形成
されており、該半導体サイドウォールの形成工程では、
シリコン酸化膜がエッチングされる速度に対する該シリ
コン膜がエッチングされる速度の比が、約４以上且つ約
３０以下となるようなエッチング条件でのエッチング処
理を実施して、該半導体サイドウォールを形成し、その
ことによって、前述の目的が達成される。

【００１６】例えば、前記段差はゲート電極から形成さ
れており、前記半導体サイドウォールを該ゲート電極の
両側面に形成する。

【００１７】

【発明の実施の形態】本願発明者らによる検討では、図
３を参照して説明した、従来技術における半導体サイド
ウォール１１６の異方性エッチバック法による形成プロ
セスでは、図２（ａ）及び図２（ｂ）に模式的に示すよ
うに、半導体サイドウォール１１６のゲート電極１１４
から離れた外側の部分に、突起状のエッチング残さ２１
ａ或いは２１ｂが生じるという問題があることが、見い
出された。このようなエッチング残さ２１ａ或いは２１
ｂは、電気的な短絡現象を発生させたり、破損したとき
に「ごみ」を発生したりして、形成される半導体装置の
信頼性や製造歩留まりの低下を招く。

【００１８】そこで、本発明では、半導体サイドウォー
ルの形成時に、まず等方性エッチング法によって、サイ
ドウォールを形成することになる半導体層の表面に存在
する自然酸化膜を除去するエッチング工程を行う。そし
て、その後に異方性エッチング法によるエッチバックを
行なって、所定の形状の半導体サイドウォールを形成す
る。

【００１９】以下には、このような本発明の半導体サイ
ドウォールの形成方法が、従来技術で問題となったよう
な突起状のエッチング残さの形成を防ぐために有効であ
る理由を、説明する。

【００２０】ゲート電極等による段差が形成されている
基板表面に半導体膜を堆積すると、堆積した半導体膜の
表面にも、下地になる基板表面の段差形状に対応して段
差が生じる。ここで、堆積された半導体膜の表面は、大
気中などに含まれている酸素と反応し易く、その表面
は、一般に薄い半導体酸化物膜（自然酸化膜）によって
覆われる。このとき、半導体膜表面の段差部分、特にそ
の側壁部分（以下では、「段差側壁部」とも称する）に
形成された自然酸化膜は、形状的な理由により、異方性
エッチングでは除去し難い。そのため、半導体サイドウ
ォールを形成するための異方性エッチングの段階で、段
差の部分のエッチング速度が遅くなり、結果として、半
導体サイドウォールの外側に突起状のエッチング残さが
生じることになる。

【００２１】これに対して本発明では、まず等方性エッ
チングによって段差側壁部の自然酸化膜を取り除くの
で、上記のような理由による突起状エッチング残さの発
生を、防ぐことができる。

【００２２】或いは、上記課題を解決するために本発明
によって提供される他の方法では、異方性エッチング
（エッチバック）工程の条件として、半導体酸化物膜が
エッチングされる速度Ｒｏに対する半導体膜がエッチン
グされる速度Ｒの比（すなわち、エッチング選択比＝Ｒ
／Ｒｏ）が約４以上且つ約３０以下となるエッチング条
件を用いる。このようなエッチング条件の設定によっ
て、異方性エッチバックの前に等方性エッチングを行わ
なくても、異方性エッチバックの実施のみで、エッチン
グ残さを発生することなくサイドウォールを形成するこ
とができる。上記のエッチング選択比Ｒ／Ｒｏが約４よ
り小さいと、酸化膜などの下地膜、さらには半導体基板
までがエッチングされてしまって、大きな段差が生じ易
くなり、製造歩留まりが低下する。一方、エッチング選
択比Ｒ／Ｒｏが約３０より大きいと、段差側壁部の自然
酸化膜に起因する上記のようなエッチング残さが生じ
る。

【００２３】本発明において半導体サイドウォールを形
成するために使用し得る半導体材料には、ポリシリコ
ン、アモルファスシリコン、単結晶シリコン等のシリコ
ン半導体や、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＰ、Ａ
１ＧａＡｓ等の化合物半導体が含まれる。

【００２４】以下では、上記に概説した様な特徴を有す
る本発明による半導体装置の製造方法について、具体的
な実施形態の幾つかを説明する。

【００２５】（第１の実施形態）以下では、本発明の第
１の実施形態として、等方性エッチングと異方性エッチ
ングとを組み合わせて半導体サイドウォールを形成する
製造プロセスを、各製造工程を模式的に示す図１（ａ）
〜（ｄ）の断面図を参照して説明する。

【００２６】まず、通常のＭＯＳＦＥＴプロセスによ
り、図１（ａ）に示すように、素子分離領域（不図示）
に囲まれた半導体基板１１の上の所定の素子形成領域
（活性領域）の上に、所定の形状のゲート絶縁膜（例え
ばゲート酸化膜）１２を形成する。そして、このゲート
酸化膜１２の上に、Ｓｉ０₂からなる絶縁膜キャップ１
３を有するゲート電極１４を形成する。この時、キャッ
プ絶縁膜１３を含めたゲート電極１４の高さは、典型的
には約４５００Åである。

【００２７】次に、ゲート電極１４を覆うように、絶縁
膜（不図示）を形成する。この絶縁膜としては、例え
ば、Ｓｉ₃Ｎ₄膜をＣＶＤ法により厚さ約７００Åに堆積
する。その後に、ゲート電極１４の両側面のみに上記の
絶縁膜が残存するように異方性エッチバックを行なっ
て、図１（ｂ）に示すように、サイドウォール絶縁膜１
５を形成する。このサイドウォール絶縁膜１５は、ゲー
ト電極１４とこの後に形成する半導体サイドウォールと
の間を電気的に絶縁するために形成する。

【００２８】次に、図１（ｃ）に示すように、ゲート電
極１４及び半導体基板１１の上に、半導体膜１６を堆積
する。例えば、半導体膜１６としては、ＣＶＤ法により
ポリシリコン膜を約５０００Åの厚さで形成する。

【００２９】続いて、図１（ｃ）の構造のサンプルに対
して等方性エッチングを行って、半導体膜１６の表面に
存在する自然酸化膜を除去し、さらにその後に異方性エ
ッチバックを行うことによって、図１（ｄ）に示すよう
な、エッチング残さの存在しない半導体サイドウォール
１７を形成する。

【００３０】ここで、等方性エッチングとは、横方向に
もエッチングされ易いエッチング条件を用いた反応性イ
オンエッチング法である。具体的には、半導体膜１６の
材料としてポリシリコン、アモルファスシリコン、単結
晶シリコンのようなシリコン半導体が用いられている場
合、ＣＦ₄を主成分とするエッチングガスを用いて、エ
ッチング時の圧力を約１００ｍＴｏｒｒ以上と比較的高
く設定することで、容易に実現できる。この場合、ポリ
シリコンのシリコン酸化物に対するエッチング選択比が
大き過ぎると、自然酸化膜が早く除去された箇所におけ
るポリシリコンのエッチングが他の箇所においてよりも
速く進行することになって、エッチング後に得られるポ
リシリコン膜の形状の制御が困難となる。従って、等方
性エッチングでは、上記のエッチング選択比が約１０以
下になるようなエッチング条件を用いることが好まし
い。

【００３１】一方、異方性エッチバックは、Ｃｌ₂を主
成分とするエッチングガスを用いて、エッチング時の圧
力を約２０ｍＴｏｒｒ以下と比較的低く設定すること
で、容易に実現できる。この場合、ポリシリコンのシリ
コン酸化物に対するエッチング選択比は、従来技術にお
いてポリシリコンをエッチングする際に一般的に用いら
れるような値にすれば、良好なエッチングが実施でき
る。

【００３２】本実施形態のエッチングプロセスでは、典
型的にはＥＣＲプラズマエッチング装置を使用する。等
方性エッチングの条件としては、圧力約１００ｍＴｏｒ
ｒ、ＲＦパワー約１００Ｗ、ＣＦ₄の流量約４０ｓｃｃ
ｍとする。このような条件下では、ポリシリコンのシリ
コン酸化物に対するエッチング選択比は約１であり、シ
リコン酸化膜が約１００Åエッチングされる時間だけ、
エッチングを行う。一方、異方性エッチング（エッチバ
ック）のエッチング条件は、圧力約３ｍＴｏｒｒ、ＲＦ
パワー約４０Ｗ、Ｃｌ₂の流量約３６ｓｃｃｍ、Ｏ₂の流
量約４ｓｃｃｍとする。これにより、ポリシリコンのシ
リコン酸化物に対するエッチング選択比は約５０とな
る。

【００３３】エッチングの終了は、終点検出装置（ＥＰ
Ｄ）を用いて検出し、約１５％のオーバーエッチングを
行なう。

【００３４】なお、等方性エッチング工程と異方性エッ
チング（エッチバック）工程との間には、半導体膜の表
面に自然酸化膜が生じないようにする配慮が必要であ
る。そのために、本実施例では、同一チャンバ内で大気
開放せずに、連続して、等方性エッチングと異方性エッ
チバックとを行なう。

【００３５】本発明において重要なことは、等方性エッ
チングで半導体膜の表面に存在する自然酸化膜を除去し
た後に、異方性エッチングによって半導体膜をエッチバ
ックして、所定の形状の半導体サイドウォールを形成す
ることである。上記の本実施形態の説明では、等方性エ
ッチングを行なう際のエッチングガスとして、エッチン
グ量の制御が行ない易いという理由によりＣＦ₄を用い
ているが、段差部に生じた自然酸化膜を効率的にエッチ
ングによって除去できるのであれば、その他のエッチン
グガスを使用することが可能である。

【００３６】例えば、半導体膜１６としてポリシリコ
ン、アモルファスシリコン、単結晶シリコンなどのシリ
コンを用いる場合には、ＳＦ₆やＣＨＦ₃等のフロロカー
ボン系のガスを、上記の等方性エッチングにおけるエッ
チングガスとして使用することが考えられる。上記のガ
スの間では、ＳＦ₆を使用する場合に、等方性エッチン
グ時に横方向のエッチングが最も進行し易く（従って、
等方性エッチング時に段差側壁部の自然酸化膜が除去さ
れ易く）、以下、ＣＦ₄、ＣＨＦ₃の順に横方向エッチン
グが進行し難くなると考えられる。従って、上記のガス
或いはそれを主成分とする混合ガスを、エッチング前の
段差部の形状に応じて、適宜選択して使用すれば良い。

【００３７】一方、上記の説明では、異方性エッチング
において、エッチング中に段差側壁部にデポジションが
生じ難いという理由から、エッチングガスとしてＣｌ₂
を主成分とするガスを用いている。或いは、段差部に必
要な大きさの半導体サイドウォールが形成できる限り
は、エッチングガスの主成分はＣｌ₂に限られるもので
はない。例えば、半導体膜１６としてポリシリコン、ア
モルファスシリコン、単結晶シリコンなどのシリコン半
導体を用いる場合、ＨＢｒ等のハロゲン系ガスを主成分
とするエッチングガスの使用が考えられる。特に、ＨＢ
ｒを主成分とするエッチングガスを用いれば、シリコン
半導体がエッチングされる速度を遅くすることができる
ので、エッチング量を細かく制御することが可能とな
る。

【００３８】（第２の実施形態）次に、本発明の第２の
実施形態として、等方性エッチングを行わずに異方性エ
ッチングのみ行うことによって、図１（ｄ）に示したよ
うな所定の形状の半導体サイドウォールをエッチング残
さを発生させることなく形成できる製造プロセスを、以
下に説明する。

【００３９】まず、第１の実施形態においてと同様の工
程を実施して、図１（ｃ）に示す構造を有するサンプル
を作成する。

【００４０】続いて、図１（ｃ）の構造のサンプルに対
して、等方性エッチングを行なわずに、ポリシリコンの
シリコン酸化膜に対するエッチング選択比が約４以上且
つ約３０以下であるような条件で、半導体膜１６に対す
る異方性エッチング（エッチバック）を行う。この場合
にも、上述の適切なエッチング選択比を実現するエッチ
ング条件の設定によって、図２（ａ）及び（ｂ）に示し
たような突起状エッチング残さを生じさせることなく、
半導体サイドウォール１７が形成される。

【００４１】本実施形態のエッチングプロセスでは、典
型的にはＥＣＲプラズマエッチング装置を使用する。異
方性エッチング（エッチバック）工程のエッチング条件
は、圧力約３ｍＴｏｒｒ、ＲＦパワー約１００Ｗ、Ｃｌ
₂の流量約３６ｓｃｃｍ、及びＯ₂の流量約４ｓｃｃｍと
する。これにより、ポリシリコンのシリコン酸化物に対
するエッチング選択比は約２０となる。また、エッチン
グの終了は、終点検出装置（ＥＰＤ）を用いて検出し、
約１０％のオーバーエッチングを行なう。

【００４２】ＲＦパワー及びＣｌ₂の流量とＯ₂の流量と
の比を変化させて、エッチング選択比とエッチング残さ
との関係を調べたところ、エッチング選択比が約３０以
下の場合に、エッチング残さが生じないことが確認され
た。しかし、エッチング選択比が約４以下であると、エ
ッチストッパである酸化膜などからなる下地膜がエッチ
ングされ、さらにはシリコン基板までエッチングされ
て、大きな段差が起こり易くなり、製造歩留まりが低下
する。従って、異方性エッチングにおけるポリシリコン
のシリコン酸化膜に対するエッチング選択比は、先述の
ように約４以上且つ約３０以下に設定することが好まし
い。

【００４３】エッチング装置として、上述のようなＥＣ
Ｒプラズマエッチング装置の代わりにヘリコン波プラズ
マエッチング装置を使用しても、エッチング選択比を上
記の範囲に設定すれば、突起状エッチング残さを生じず
に、所定の形状の半導体サイドウォールを形成すること
ができる。ヘリコン波プラズマエッチング装置を用いる
時の好ましいエッチング条件は、圧力約２．２ｍＴｏｒ
ｒ、ＲＦパワー約５０Ｗ、Ｃｌ₂の流量約５０ｓｃｃｍ
であり、この場合のポリシリコンのシリコン酸化物に対
する選択比は約１４である。

【００４４】なお、ヘリコン波プラズマエッチング装置
を用いる場合における、半導体サイドウォールを形成す
るための異方性エッチング（エッチバック）工程におけ
るオーバーエッチング量と、形成される半導体サイドウ
ォールの大きさとの関係は、表１のようになる。

【００４５】

【表１】

【００４６】オーバーエッチング量が多過ぎると、形成
される半導体サイドウォール１７のサイズが小さくなり
すぎて、活性領域の全体を覆うことができなくなる。こ
の場合には、図４に模式的に示すように、活性領域にお
ける半導体基板１１の表面がエッチングされて、段差４
０が形成される。この結果として、トランジスタの製造
歩留まりが低下する。一方、オーバーエッチング量が少
ないと、ゲート電極１４の上にエッチング残さが生じ
て、ゲート電極１４の両側に存在する半導体サイドウォ
ール１７が短絡し易くなり、やはりトランジスタの製造
歩留まりが低下する。なお、図４において、図１（ａ）
〜（ｄ）に描かれている構成要素に対応する箇所には同
じ参照番号を付しており、それらの説明はここでは省略
する。

【００４７】これらの問題に対して、オーバーエッチン
グ量を表１に示すように約１０％から約２０％の範囲に
すると、活性領域を覆うだけの幅があり、且つ、ゲート
電極両側の半導体サイドウォールがゲート電極上部で短
絡しない程度の高さに、半導体サイドウォールが形成で
きる。これによって、高い製造歩留まりで、積み上げ拡
散層構造のトランジスタが作成される。

【００４８】さらに、上記の第１及び第２の実施形態で
は、エッチング装置としてＥＣＲプラズマエッチング装
置或いはヘリコン波プラズマエッチング装置を用いて、
これらの装置における最適条件でエッチング工程を実施
している。しかし、本発明の適用は上記の種類のエッチ
ング装置に限られるものではなく、平行平板型プラズ
マ、誘導結合プラズマなど、その他のプラズマ生成方式
を利用したエッチング装置を用いても、同様の効果が得
られる。

【００４９】以下には、上記の第１及び第２の実施形態
に対する比較例として、次のような例を示す。

【００５０】（比較例１）図１（ｃ）の構造のサンプル
に対して、ポリシリコンを異方性エッチングする際に用
いられる従来の条件（ポリシリコンのシリコン酸化物に
対するエッチング選択比が約５０以上になる条件）で異
方性エッチバックを行なったところ、図２（ａ）に示す
ような突起状のエッチング残さ２１ａが、サイドウォー
ル１１６の端部に生じた。

【００５１】この時のエッチングにはＥＣＲプラズマエ
ッチング装置を使用し、異方性エッチバックのエッチン
グ条件は、圧力約３ｍＴｏｒｒ、ＲＦパワー約４０Ｗ、
Ｃｌ ₂の流量約３６ｓｃｃｍ、Ｏ₂の流量約４ｓｃｃｍに
設定した。これにより、ポリシリコンのシリコン酸化物
に対するエッチング選択比は、約５０であった。また、
エッチングの終了はＥＰＤを用いて検出し、約１５％の
オーバーエッチングを行なった。

【００５２】（比較例２）図１（ｃ）の構造のサンプル
に対して、まず、１回目の異方性エッチングを、ポリシ
リコンのシリコン酸化物に対するエッチング選択比が約
１０以下になるような条件でシリコン酸化物が約１００
Åエッチングされる時間だけ行い、その後に、ポリシリ
コンのシリコン酸化物に対するエッチング選択比が約５
０になる条件で２回目の異方性エッチバックを行なっ
た。その結果、図２（ｂ）に示すように、半導体サイド
ウォール１１６の端部に生じる突起状エッチング残さ２
１ｂは、図２（ａ）の場合に比べて小さくなったが、完
全に除去できなかった。この時のエッチングにはＥＣＲ
プラズマエッチング装置を使用し、１回目の異方性エッ
チングの条件は、圧力約３ｍＴｏｒｒ、ＲＦパワー約６
０Ｗ、Ｃｌ₂の流量約３０ｓｃｃｍに設定した。一方、
２回目の異方性エッチング条件は、前述の本発明の第１
の実施形態におけるポリシリコンのエッチバックと同じ
条件を用いた。エッチングの終了はＥＰＤを用いて検出
し、約１５％のオーバーエッチングを行なった。

【００５３】上記のような２つの比較例に関して、まず
比較例１では、ポリシリコンのシリコン酸化物に対する
選択比が高い（約５０以上）異方性エッチングによるエ
ッチバックのみで、半導体サイドウォールを形成しよう
としている。これに対して、本発明の第１の実施形態で
は、等方性エッチングを行った後に異方性エッチングに
よるエッチバックを行っており、比較例１とは、異方性
エッチングに先立って等方性エッチングを行っている点
が異なっている。一方、本発明の第２の実施形態では、
ポリシリコンのシリコン酸化物に対するエッチング選択
比が約４以上且つ約３０以下の範囲の異方性エッチング
によるエッチバックで、半導体サイドウォールを形成し
ており、比較例１よりも、ポリシリコンのシリコン酸化
物に対するエッチング選択比が低い条件を使用してい
る。これらの相違点の結果として、本発明によれば、上
記の各比較例とは異なって、エッチング残さを生じずに
半導体サイドウォールを形成することができる。

【００５４】一方、比較例２では、ポリシリコンのシリ
コン酸化物に対するエッチング選択比が低い（約１０以
下）異方性エッチングを行った後に、上記のエッチング
選択比が高い条件で異方性エッチングを行っている。す
なわち、ポリシリコン表面の自然酸化膜を、ポリシリコ
ンのシリコン酸化物に対するエッチング選択比が低い
（約１０以下）異方性エッチングで除去することを意図
したものであるが、実際には、段差側壁部における自然
酸化膜の除去が不十分になって、本発明とは異なってエ
ッチング残さが残存することになる。

【００５５】

【発明の効果】以上のように、本発明の半導体装置の製
造方法によれば、半導体サイドウォールの形成に使用さ
れる半導体膜の表面に生じた自然酸化膜の影響を受けず
に、異方性エッチバックを行うことができるので、エッ
チング残さを生じさせずに所定の形状の半導体サイドウ
ォールを形成することができ、信頼性の高い半導体装置
（例えば、ＭＯＳＦＥＴ）を製造することができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に
よる半導体装置の製造方法、より具体的には半導体サイ
ドウォールの製造工程を模式的に示す断面図である。

【図２】（ａ）及び（ｂ）は、本発明に対する比較例の
製造プロセスによって生じた突起状エッチング残さを、
模式的に示す断面図である。

【図３】従来技術による積み上げ拡散層構造を有するＭ
ＯＳＦＥＴの構成を示す断面図である。

【図４】半導体サイドウォール形成時の異方性エッチン
グ（エッチバック）工程における過剰なオーバーエッチ
ングによって半導体基板の表面に生じた段差を、模式的
に示す断面図である。

【符号の説明】

１１半導体基板１２ゲート絶縁膜（酸化膜）１３絶縁層キャップ１４ゲート電極１５サイドウォール絶縁膜１６半導体膜１７半導体サイドウォール２１ａ、２１ｂ突起状エッチング残さ１１１半導体基板１１２ゲート絶縁膜（酸化膜）１１３絶縁層キャップ１１４ゲート電極１１５サイドウォール絶縁膜１１６半導体サイドウォール１１７局所的な浅接合ソース及びドレイン拡散層１１８絶縁膜１１９深接合ソース及びドレイン拡散層１２０素子分離領域

Claims

【特許請求の範囲】

【請求項１】半導体基板の上に存在する段差を覆うよ
うに半導体層を形成する工程と、該段差の側壁部のみに該半導体層からなる半導体サイド
ウォールを形成する工程と、を包含する半導体装置の製造方法であって、該半導体サ
イドウォールの形成工程は、等方性エッチングによって、該半導体膜の表面に存在す
る自然酸化膜を除去する等方性エッチング工程と、該半導体層に対する異方性エッチングによるエッチバッ
クを行って、該半導体サイドウォールを形成する異方性
エッチング工程と、を包含する、半導体製造装置の製造
方法。
【請求項２】前記段差がゲート電極から形成されてお
り、前記半導体サイドウォールを該ゲート電極の両側面
に形成する、請求項１に記載の半導体製造装置の製造方
法。
【請求項３】前記半導体層がシリコンから形成されて
おり、前記等方性エッチング工程においては、エッチングガス
として、少なくともフロロカーボン系ガスを含む混合ガ
スを用い、前記異方性エッチング工程においては、エッチングガス
として、ハロゲン系ガスを含む混合ガスを用いる、請求
項１または２に記載の半導体製造装置の製造方法。
【請求項４】前記半導体層がシリコンから形成されて
おり、前記等方性エッチング工程においては、エッチングガス
として、少なくともＳＦ₆を含む混合ガスを用い、前記異方性エッチング工程においては、エッチングガス
として、ハロゲン系ガスを含む混合ガスを用いる、請求
項１または２に記載の半導体製造装置の製造方法。
【請求項５】半導体基板の上に存在する段差を覆うよ
うに半導体層を形成する工程と、該段差の側壁部のみに該半導体層からなる半導体サイド
ウォールを形成する工程と、を包含する半導体装置の製
造方法であって、該半導体層がシリコン膜から形成されており、該半導体サイドウォールの形成工程では、シリコン酸化
膜がエッチングされる速度に対する該シリコン膜がエッ
チングされる速度の比が、約４以上且つ約３０以下とな
るようなエッチング条件でのエッチング処理を実施し
て、該半導体サイドウォールを形成する、半導体装置の
製造方法。
【請求項６】前記段差がゲート電極から形成されてお
り、前記半導体サイドウォールを該ゲート電極の両側面
に形成する、請求項５に記載の半導体製造装置の製造方
法。