JP2008282911A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】トレンチ形状の安定化、トレンチの微細化を図ることにより、高耐圧・高品位なトランジスタ特性を有する半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上にシリコン酸化膜２０を形成する工程と、シリコン酸化膜２０をエッチングしてシリコン酸化膜２０の一部に開口部２０ａを形成する工程と、開口部２０ａからシリコン基板１０の表面を、シリコン酸化膜２０の下に入り込むように等方性エッチングし、さらに異方性エッチングして、テーパ状の面を有する第１の溝２５を形成する工程と、第１の溝２５におけるテーパ状の面の一部を覆うようにサイドウォール膜３５を形成する工程と、開口部２０ａからシリコン基板１０の表面をシリコン基板１０の厚み方向にさらに異方性エッチングして、第２の溝３０を形成する工程と、シリコン酸化膜２０とサイドウォール膜３５とを除去して、トレンチ４０を形成する工程とを含む。
【選択図】図１

Description

本発明は、半導体基板にトレンチを形成してなる半導体装置の製造方法に関するものであり、特に、埋め込みゲート電極を有する半導体素子等を製造する際に好適な半導体装置の製造方法に関するものである。

従来、絶縁ゲート型ＦＥＴ（Field Effect Transistor）として、例えば、シリコン酸化膜を絶縁膜として用いたＭＯＳ電界効果型トランジスタ（Metal Oxide Semiconductor Field Effect Transistor、以下「ＭＯＳＦＥＴ」という）が知られている。ＭＯＳＦＥＴを半導体基板上に形成する際の構造は、垂直型（縦型）と横型との２種類に大きく分けることができる。さらに、垂直型構造は、プレーナ構造とトレンチ構造とに分けることができる。中でも、垂直型のトレンチ構造を有するＭＯＳＦＥＴは、高耐圧、大電流、低ＯＮ抵抗という特徴を有している。したがって、トレンチ構造を有するＭＯＳＦＥＴは、大電流を流すことができる電源装置への応用に有用である。

そして、半導体基板に形成されたトレンチは、垂直型のトレンチ構造を有するＭＯＳＦＥＴの絶縁ゲート部として用いられて、パワーデバイス等に適用される。さらに、トレンチ内に絶縁性の埋め込み材を埋め込むことにより、半導体素子分離を行う等の用途に使用されている。垂直型のトレンチ構造を有するＭＯＳＦＥＴは、その構造的な効率がよく、かつ、ＯＮ抵抗が低いという利点があるため、電源制御用の電子装置として広く用いられている。そこで、これらに適合するトレンチを形成するために、数々の製造方法が提案されている。

ここで、トレンチ表面の絶縁膜、例えばゲート絶縁膜の欠陥は、主にトレンチの基板表面コーナー部の形状が鋭くなり、その部分で絶縁膜の膜厚が薄くなってしまうことによって起こる。特許文献１では、トレンチの基板表面コーナー部の形状を少しでも滑らかにするために、予めトレンチ上部のコーナー部をテーパ状にすることが行われている。特許文献１のトレンチＭＯＳゲート部の形成方法について、図４を用いて具体的に説明する。

まず、図４（ａ）に示すように、シリコン基板１０１にトレンチ形成用のマスク材１０２をパターニングして開口部を形成する。その後、図４（ｂ）に示すように、シリコンの平坦な面と、次の工程で形成されるトレンチ溝１０４の開口部とが交わる箇所、つまり、トレンチ開口部の縁となる箇所を予めエッチングして丸めるために、等方性シリコンエッチングにより、トレンチ溝１０４の開口部となる箇所に溝１０３を形成する。その後、図４（ｃ）に示すように、異方性エッチングを行ってトレンチ溝１０４を形成する。その際、トレンチ溝１０４の表面に、ダメージ層１０７が生じる。

次に、図４（ｄ）に示すように、マスク材１０２をウエットエッチングで後退させ、後退したマスク材１０２ａとして、トレンチ溝１０４の開口部の縁を露出させる。その後、図４（ｅ）に示すように、再度、等方性エッチングにより、シリコン基板１０１をエッチングする。この等方性エッチングにより、図４（ｅ）のＡ部分に示すように、トレンチ溝１０４の開口部をテーパ状にすることができる。さらに、異方性エッチングで生じたダメージ層１０７を除去することもできる。その後、マスク材１０２ａをフッ酸によるウエットエッチングで除去する。

そして、図４（ｆ）に示すように、犠牲酸化膜１０５を形成することで、図４（ｆ）のＢ部分に示すように、トレンチ溝１０４の開口部の形状を滑らかにする。その後、図４（ｇ）に示すように、犠牲酸化膜１０５を除去して、トレンチ形状を形成する。

特許文献１のトレンチＭＯＳゲート部の形成方法によれば、図４（ｂ）に示すように、開口部形成後に等方性エッチングを実施することで、図４（ｃ）に示すように、トレンチ溝１０４の開口部に、溝１０３を形成している。これにより、溝を形成せずに異方性エッチングのみを直接実施する場合に生じるトレンチの基板表面コーナー部の角度が９０°となる（鋭くなる）現象を防止することができる。さらに、図４（ｅ）に示すように、マスク材１０２を後退させて、再度、等方性エッチングを実施することにより、溝１０３の形状をテーパ状に改善している。
特開２０００−２７７４８８号公報（平成１２年１０月６日公開）

しかしながら、特許文献１に示される半導体装置の製造方法では、マスク材１０２をウエットエッチングで後退させた後に、再度、等方性エッチングを実施している。そのため、トレンチ溝１０４の開口部において十分なテーパ形状を得るために、多くのエッチング量を必要としている。その結果、トレンチ溝１０４の形状のバラツキが大きくなり、トランジスタ特性、例えばゲート酸化膜の耐圧特性に悪影響を及ぼすという問題点を有している。

一方、マスク材１０２をウエットエッチングで後退させた後の等方性エッチングによるエッチング量を少なくした場合には、トレンチ溝１０４の開口部の形状を改善し難くなることに加え、トレンチ溝１０４の形成時に発生したダメージ層１０７が残留するため、その後に形成するゲート酸化膜の絶縁特性を著しく劣化させてしまうという問題点を有している。

また、特許文献１に示される半導体装置の製造方法では、トレンチ溝１０４を形成した後に、マスク材１０２をウエットエッチングで後退させて、テーパ形状を形成しているため、最終的なトレンチ幅が大きくなってしまい、トレンチの微細化には不向きである。

このように、特許文献１に示される半導体装置の製造方法では、トレンチ溝１０４の開口部の形状改善と、トレンチ溝１０４の形状維持との両立を行うことができないので、トランジスタ特性に悪影響を及ぼすという問題点を有している。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、トレンチ形状の安定化を図ることにより、高耐圧・高品位なトランジスタ特性を有する半導体装置の製造方法を提供することにある。

本発明の半導体装置の製造方法は、上記課題を解決するために、半導体基板上にマスク材料膜を形成する工程と、前記マスク材料膜をエッチングして、該マスク材料膜の一部に開口部を形成する工程と、前記開口部から前記半導体基板の表面を、前記マスク材料膜の下に入り込むように等方性エッチングして、該マスク材料膜の下に存在する該半導体基板の一部を除去し、さらに、該開口部から該半導体基板の表面を異方性エッチングして、テーパ状の面を有する第１の溝を形成する工程と、前記第１の溝における前記テーパ状の面の少なくとも一部を覆うようにサイドウォール膜を形成する工程と、前記サイドウォール膜を形成する工程の後に、前記開口部から前記半導体基板の表面を、該半導体基板の厚み方向にさらに異方性エッチングして、第２の溝を形成する工程と、前記第２の溝を形成する工程の後に、前記マスク材料膜と前記サイドウォール膜とを除去して、トレンチを形成する工程とを含むことを特徴としている。

上記の発明によれば、前記開口部から前記半導体基板の表面を、前記マスク材料膜の下に入り込むように等方性エッチングして、該マスク材料膜の下に存在する該半導体基板の一部を除去し、さらに、該開口部から該半導体基板の表面を異方性エッチングして、テーパ状の面を有する第１の溝を形成する工程を含んでいるので、前記第１の溝、即ち、トレンチ上部は、２段のテーパ状の面を有する。そして、上記の発明によれば、前記第１の溝における前記テーパ状の面の一部を覆うようにサイドウォール膜を形成する工程を含んでいるので、前記テーパ状の面は、マスクとしての前記サイドウォール膜によって保持される。そして、上記の発明によれば、前記開口部から前記半導体基板の表面を、該半導体基板の厚み方向にさらに異方性エッチングして、第２の溝を形成する工程と、前記第２の溝を形成する工程の後、前記マスク材料膜と前記サイドウォール膜とを除去して、トレンチを形成する工程とを含んでいるので、前記第２の溝、即ち、トレンチの形状は、異方性エッチングのみによって決定される。これにより、本発明の半導体装置の製造方法では、２段のテーパ状の面でトレンチ上部のコーナー部が丸められ、トレンチ形状を安定させることができる。その結果、本発明の半導体装置の製造方法では、均一な絶縁膜を形成することができ、高耐圧・高品位なデバイス特性を有する半導体装置を製造することができる。また、本発明の半導体装置の製造方法では、前記第２の溝を形成した後に、前記マスク材料膜をエッチングで後退させる必要がないので、最終的なトレンチ幅が大きくなってしまうことはなく、トレンチを微細化することが可能である。

具体的には、本発明の半導体装置の製造方法は、後の工程でトレンチの表面にゲート絶縁膜（ゲート酸化膜）を形成し、トレンチの内部に多結晶シリコン等の電極材料を埋め込むことにより、トレンチＭＯＳＦＥＴ等を形成した際、トレンチのコーナー部の絶縁膜が薄くなることを防止することができ、トレンチの表面の絶縁膜は均一となる。これにより、トレンチのコーナー部へのリークや電界集中を回避することできる。その結果、絶縁破壊耐性（ゲート酸化膜耐圧）が低下することを防止することができる。従って、本発明の半導体装置の製造方法は、デバイス特性に優れたトレンチＭＯＳＦＥＴ等を製造することができる。さらに、このトレンチＭＯＳＦＥＴ等を利用して構成される各種パワーデバイスの機能を向上させることも可能となる。

また、本発明の半導体装置の製造方法は、さらに、前記トレンチに熱処理を施して、該トレンチの表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜を除去して、前記トレンチの表面に発生するダメージ層を除去する工程とを含むことが好ましい。

これにより、前記トレンチに熱処理を施して、該トレンチの表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜を除去して、前記トレンチの表面に発生するダメージ層を除去する工程とを含んでいるので、トレンチ上部のコーナー部がさらに丸められた状態で、トレンチの表面に絶縁膜（ゲート酸化膜）を形成することができる。これにより、本発明の半導体装置の製造方法では、トレンチのコーナー部の絶縁膜をさらに均一に形成でき、ゲート電極に電圧を印加した際のリークや電界集中をさらに抑制することができる。従って、本発明の半導体装置の製造方法は、絶縁破壊耐性（ゲート酸化膜耐圧）が低下することをさらに防止することができる。

また、本発明の半導体装置の製造方法は、前記マスク材料膜が、熱酸化膜、ＣＶＤ酸化膜または窒化膜であることが好ましい。

これにより、本発明の半導体装置の製造方法は、半導体基板中のマスクした場所がエッチングされることを、確実に防止することができる。

また、本発明の半導体装置の製造方法は、前記第１の溝を形成する工程において、前記等方性エッチングおよび前記異方性エッチングを、１回のドライエッチングによって行うことが好ましい。

これにより、本発明の半導体装置の製造方法は、前記第１の溝を形成する工程においてドライエッチングにて等方性エッチングと異方性エッチングを行うことによって同一処理することができるので、工程を簡略化することができる。

また、本発明の半導体装置の製造方法は、前記第１の溝を形成する工程において、前記等方性エッチングおよび前記異方性エッチングを、ウエットエッチングとドライエッチングとの２分割処理によって行ってもよい。

また、本発明の半導体装置の製造方法は、前記開口部の幅が、３００ｎｍ以上であることが好ましい。これにより、本発明の半導体装置の製造方法では、前記第１の溝は、底面が平坦となり、かつ、底面に向かって凸形状となる。

また、本発明の半導体装置の製造方法は、前記開口部の幅が、３００ｎｍよりも小さくてもよい。その場合には、前記第１の溝は、底面が平坦ではなく、かつ、底面に向かってＶ字形状となる。

前記開口部の幅によって、前記第１の溝の底面は、平坦になる場合とＶ字形状になる場合とがある。しかし、前記第２の溝を形成する異方性エッチング後には、その形状はトレースされない。つまり、前記第１の溝における底面の形状に影響されず、前記第２の溝を形成することができる。その結果、トレンチの微細化が可能となる。

また、本発明の半導体装置の製造方法は、前記等方性エッチングで前記半導体基板を除去する深さが、該半導体基板の前記開口部側の表面から５０ｎｍ以上、１５０ｎｍ以下の範囲であることが好ましい。また、本発明の半導体装置の製造方法は、前記第１の溝の深さが、前記等方性エッチングする前における前記半導体基板の前記開口部側の表面から４００ｎｍ以上、５００ｎｍ以下の範囲であることが好ましい。

これにより、本発明の半導体装置の製造方法は、トレンチのコーナー部を滑らかにすることができる。

また、本発明の半導体装置の製造方法は、前記サイドウォール膜を形成する工程において、該サイドウォール膜の形成を、ドライエッチングまたはウエットエッチングによって行うことが好ましい。

前記サイドウォール膜を形成する工程は、第２の溝の幅、即ち最終のトレンチの幅を決める工程となる。これにより、本発明の半導体装置の製造方法は、線幅のコントロールが可能となる。

また、本発明の半導体装置の製造方法は、前記サイドウォール膜が、熱酸化膜、ＣＶＤ酸化膜または窒化膜であることが好ましい。

これにより、本発明の半導体装置の製造方法は、半導体基板中のサイドウォール膜で覆った場所がエッチングされることを、確実に防止することができる。

また、本発明の半導体装置の製造方法は、前記マスク材料膜と前記サイドウォール膜とを除去してトレンチを形成する工程において、前記マスク材料膜と前記サイドウォール膜との除去を、１回のウエットエッチングによって行うことが好ましい。

これにより、本発明の半導体装置の製造方法は、前記マスク材料膜と前記サイドウォール膜とを除去してトレンチを形成する工程において、該マスク材料膜と該サイドウォール膜とがともに酸化膜または窒化膜である場合には、１回のウエットエッチングによって同一処理することができるので、工程を簡略化することができる。

また、本発明の半導体装置の製造方法は、前記マスク材料膜と前記サイドウォール膜とを除去してトレンチを形成する工程において、前記マスク材料膜と前記サイドウォール膜との除去を、ウエットエッチングの２分割処理によって行ってもよい。

また、本発明の半導体装置の製造方法は、前記犠牲酸化膜を形成する工程において、該犠牲酸化膜の形成を、１０００℃以上の条件で行うことが好ましい。

これにより、本発明の半導体装置の製造方法は、前記犠牲酸化膜を形成することによりトレンチのコーナー部が丸められ、その後に該犠牲酸化膜を除去することにより、さらに丸まったトレンチのコーナー部が形成される。

また、本発明の半導体装置の製造方法は、トレンチ幅が、１５０ｎｍ以上である半導体装置を製造することが好ましい。

本発明の半導体装置の製造方法では、従来の方法では得ることができなかった微細なトレンチ幅の半導体装置を製造することが可能となる。これにより、高性能なトレンチＭＯＳＦＥＴ等を製造することができる。さらに、本発明の半導体装置の製造方法では、トレンチＭＯＳＦＥＴ等の小型化等を図ることができる。

本発明の半導体装置の製造方法は、以上のように、半導体基板上にマスク材料膜を形成する工程と、前記マスク材料膜をエッチングして、該マスク材料膜の一部に開口部を形成する工程と、前記開口部から前記半導体基板の表面を、前記マスク材料膜の下に入り込むように等方性エッチングして、該マスク材料膜の下に存在する該半導体基板の一部を除去し、さらに、該開口部から該半導体基板の表面を異方性エッチングして、テーパ状の面を有する第１の溝を形成する工程と、前記第１の溝における前記テーパ状の面の少なくとも一部を覆うようにサイドウォール膜を形成する工程と、前記サイドウォール膜を形成する工程の後に、前記開口部から前記半導体基板の表面を、該半導体基板の厚み方向にさらに異方性エッチングして、第２の溝を形成する工程と、前記第２の溝を形成する工程の後に、前記マスク材料膜と前記サイドウォール膜とを除去して、トレンチを形成する工程とを含む方法である。

それゆえ、トレンチ形状の安定化を図ることにより、高耐圧・高品位なトランジスタ特性を有する半導体装置の製造方法を提供するとともに、トレンチの微細化にも対応可能であるという効果を奏する。

本発明の一実施形態について図１ないし図３に基づいて説明すれば、以下の通りである。

（Ｉ）本発明で用いられる材料等
＜半導体基板＞
本発明で用いられる半導体基板は、半導体装置に使用されるものであれば特に限定されない。例えば、シリコン、ゲルマニウム等の元素半導体；ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体等による基板が挙げられる。中でも、シリコンとしては、単結晶シリコン、多結晶シリコン、非晶質シリコン、炭化シリコン等が挙げられる。また、本発明で用いられる半導体基板は、Ｎ型またはＰ型の導電型の不純物を含んでいてもよい。不純物濃度としては、当該分野で公知の範囲のものを使用することができる。

＜マスク材料膜、サイドウォール膜＞
本発明で用いられるマスク材料膜およびサイドウォール膜は、特に限定されないが、熱酸化膜、ＣＶＤ酸化膜または窒化膜であることが好ましい。また、マスク材料膜およびサイドウォール膜は、化学気相成長法（ＣＶＤ法／Chemical Vapor Deposition）、熱酸化法等の、従来公知の成膜技術を用いて形成する。

＜犠牲酸化膜＞
本発明で用いられる犠牲酸化膜は、１０００℃以上の高温による熱酸化膜であることが好ましい。また、シリコン系酸化膜として、ＳｉＯ₂、ＳｉＯＦ、ＳｉＣＯＨが挙げられる。また、犠牲酸化膜は、熱酸化法等の従来公知の酸化膜技術を用いて形成する。

＜エッチング＞
等方性エッチングとは、対象物の全ての方向に一様な速度で進むエッチングをいう。また、異方性エッチングとは、対象物の特定の方向に速度が速いエッチングをいう。つまり、異方性エッチングでは、対象物の特定の方向にのみ優先的にエッチングが進むことになる。また、本発明の膜、基板等のエッチングには、ドライエッチング、ウエットエッチング、フォトエッチング、反応性イオンエッチング（ＲＩＥ／Reactive Ion Etching）等の従来公知のエッチング技術を用いる。また、エッチングは、例えばＣＦ_４、ＣＨＦ_３、ＳＦ_６、Ａｒガス、Ｃｌ_２、ＨＢｒ、またはＨＢｒとＯ_２との混合ガス等を用いて行う。

（ＩＩ）本発明の半導体装置の製造方法
＜半導体基板上にマスク材料膜を形成する工程＞
半導体基板にマスク材料膜を、上記の成膜技術を用いて形成する。マスク材料膜の厚さは、トレンチ形成時のマスク材となる範囲であれば特に限定されないが、１５０ｎｍ以上、３００ｎｍ以下の範囲であることが好ましい。

＜前記マスク材料膜をエッチングして、該マスク材料膜の一部に開口部を形成する工程＞
マスク材料膜のエッチングは、該マスク材料膜の一部に開口部を形成することができればよいが、異方性エッチングであることが好ましい。例えば、異方性の反応性イオンエッチング（ＲＩＥ）が挙げられる。また、開口部とは、半導体基板上にマスク材料膜が存在せず、半導体基板が剥き出しになって露出している部分をいう。

＜前記開口部から前記半導体基板の表面を、前記マスク材料膜の下に入り込むように等方性エッチングして、該マスク材料膜の下に存在する該半導体基板の一部を除去し、さらに、該開口部から該半導体基板の表面を異方性エッチングして、テーパ状の面を有する第１の溝を形成する工程＞
前記開口部から前記半導体基板の表面を、前記マスク材料膜の下に入り込むように等方性エッチングして、該マスク材料膜の下に存在する該半導体基板の一部を除去し、さらに、該開口部から該半導体基板の表面を異方性エッチングすることにより、前記第１の溝、即ち、トレンチ上部は、２段のテーパ状の面を有することになる。ここで、テーパ状とは、一般的に先細りの形状をいう。なお、等方性エッチングの形状は、円錐状となるため、等方性エッチング量を多くすると円錐状がきつくなり、最終的に、トレンチ上部のコーナー部は丸くならない。また、異方性エッチングだけで２段のテーパ状にはできない。つまり、適度な等方性エッチングにより、マスク材料膜の下に入り込むようにエッチングすることで、２段のテーパ状を形成することができる。

ただし、本発明においては、上記の方法に限定されず、第１の溝が２段のテーパ状になっていれば本発明の範囲に含まれる。

前記第１の溝を形成する工程において、前記等方性エッチングおよび前記異方性エッチングを、１回のドライエッチングにて等方性エッチングと異方性エッチングとを行うことが好ましい。また、前記第１の溝を形成する工程において、前記等方性エッチングおよび前記異方性エッチングを、ウエットエッチングとドライエッチングとの２分割処理によって行ってもよい。

前記等方性エッチングで前記半導体基板を除去する深さが、該半導体基板の前記開口部側の表面から５０ｎｍ以上、１５０ｎｍ以下であることが好ましい。また、前記第１の溝の深さが、前記等方性エッチングする前における前記半導体基板の前記開口部側の表面から４００ｎｍ以上、５００ｎｍ以下であることが好ましい。前記等方性エッチングで前記半導体基板を除去する深さ、および、前記第１の溝の深さを上記の範囲にすることにより、トレンチのコーナー部を滑らかにすることができる。

本発明の半導体装置の製造方法は、前記開口部の幅が、３００ｎｍ以上である場合には、前記第１の溝は、底面が平坦となり、かつ、底面に向かって凸形状となる。一方、前記開口部の幅が、３００ｎｍよりも小さい場合には、前記第１の溝は、底面が平坦ではなく、かつ、底面に向かってＶ字形状となる。つまり、前記開口部の幅によって、前記第１の溝の底面は、平坦になる場合とＶ字形状になる場合とがある。しかし、前記第２の溝を形成する異方性エッチング後には、その形状はトレースされない。つまり、前記第１の溝における底面の形状に影響されず、前記第２の溝を形成することができる。その結果、トレンチの微細化が可能となる。

＜前記第１の溝における前記テーパ状の面の少なくとも一部を覆うようにサイドウォール膜を形成する工程＞
前記テーパ状の面の少なくとも一部を覆うとは、マスクとして前記テーパ状の面を保持することができれば、前記テーパ状の面の全部を覆っていても、前記テーパ状の面の一部のみを覆っていてもよい。ただし、前記テーパ状の面の中で、１段目の面、即ち等方性エッチングにより形成された面の全体を覆う必要がある。さらに、前記第１の溝における底面の平坦部は覆わないことが必要である。

前記サイドウォール膜を形成する工程において、該サイドウォール膜の形成を、ドライエッチングまたはウエットエッチングによって行うことが好ましい。

＜前記開口部から前記半導体基板の表面を、該半導体基板の厚み方向にさらに異方性エッチングして、第２の溝を形成する工程＞
半導体基板の厚み方向とは、トレンチの深さ方向のことをいう。また、半導体基板の厚み方向は、半導体基板上のマスク材料膜の一部に開口部を形成する際に行うエッチング方向と同一方向である。

＜前記マスク材料膜と前記サイドウォール膜とを除去して、トレンチを形成する工程＞
前記マスク材料膜と前記サイドウォール膜とを除去してトレンチを形成する工程において、前記マスク材料膜と前記サイドウォール膜との除去を、１回のウエットエッチングによって行うことが好ましい。また、前記マスク材料膜と前記サイドウォール膜とを除去してトレンチを形成する工程において、前記マスク材料膜と前記サイドウォール膜との除去を、ウエットエッチングの２分割処理によって行ってもよい。

トレンチの深さは、所望するトランジスタ特性等の電気特性に応じて適宜変更可能である。

＜前記トレンチに熱処理を施して、該トレンチの表面に犠牲酸化膜を形成する工程＞
前記犠牲酸化膜を形成する工程において、該犠牲酸化膜の形成は、熱酸化法等の従来公知の酸化膜技術で行うことができ、特に限定されないが、１０００℃以上の温度条件で行うことが好ましい。

＜前記犠牲酸化膜を除去して、前記トレンチの表面に発生するダメージ層を除去する工程＞
前記犠牲酸化膜を除去することにより、該犠牲酸化膜とともに、ダメージ層が除去され、前記トレンチの表面にダメージ層が存在しなくなる。前記犠牲酸化膜の除去は、フッ酸等により行う。

（ＩＩＩ）本発明の半導体装置の具体的な製造方法
＜本発明の半導体装置の製造方法＞
図１は、本実施の形態における半導体装置の製造方法を示している。図１（ａ）に示すように、シリコン基板（半導体基板）１０の全面に、マスク材料膜として、例えば３００ｎｍ程度の厚さのシリコン酸化膜２０を形成する。

その後、図１（ｂ）に示すように、フォトリソグラフィ処理を実施した後、例えばＣＦ_４、ＣＨＦ_３、Ａｒガスを用いた異方性の反応性イオンエッチング（ＲＩＥ）によって、シリコン酸化膜２０をエッチングして、シリコン基板１０を露出させる。そして、開口部２０ａを形成する。

その後、シリコン酸化膜２０をマスクとして、開口部２０ａに露出しているシリコン基板１０をドライエッチングする。このドライエッチングは２ステップ構成で行う。

まず、第１ステップでは、図１（ｃ）に示すように、例えばＣＦ_４またはＳＦ_６ガスを用いた等方性エッチングを数秒間行い、マスクであるシリコン酸化膜２０の下部にもエッチングを施す。次に、第２ステップへ移行し、図１（ｄ）に示すように、例えばＨＢｒとＯ_２との混合ガスを用いた異方性エッチングを行い、テーパ状の面を有する第１の溝２５を形成する。第１の溝２５の深さは、４００ｎｍ程度である。なお、図１（ｃ）・（ｄ）に示している２ステップ構成のドライエッチングは、第１ステップの処理工程と第２ステップの処理工程とを連続的に行う。

その後、図１（ｅ）に示すように、上記第１の溝２５およびシリコン酸化膜２０上にサイドウォール材料として、例えば１５０ｎｍ程度の化学気相成長（ＣＶＤ／Chemical Vapor Deposition）酸化膜３２を形成する。

その後、図１（ｆ）に示すように、例えばＣＦ_４、ＣＨＦ_３、Ａｒガスを用いた異方性の反応性イオンエッチング（ＲＩＥ）によって、テーパ状にエッチングされた第１の溝の側面、つまり、テーパ領域の一部を覆うように、上記ＣＶＤ酸化膜３２を選択的にエッチングして、サイドウォール膜３５を形成する。

そして、図１（ｇ）に示すように、このサイドウォール膜３５をマスクとして、垂直に異方性エッチングを行うことにより、第２の溝３０を形成する。この時、第２の溝３０の径は、開口部２０ａの径よりも、１００〜１５０ｎｍ程度小さい。

そして、第２の溝３０形成後、図１（ｈ）に示すように、マスク材としてのシリコン酸化膜２０と、サイドウォール膜３５とをウエットエッチングによって完全に除去する。これにより、トレンチ４０が形成される。

次に、形成されたトレンチ４０の表面に犠牲酸化膜４５を形成するために、シリコン基板１０を、例えば１０００℃以上のウェット酸化雰囲気（Ｈ_２、Ｏ_２等）にさらす。これにより、図１（ｉ）に示すように、トレンチ４０の表面に、１００ｎｍ程度の厚さの犠牲酸化膜４５を形成する。この犠牲酸化膜４５の形成により、結晶面が緩やかになっているトレンチ４０上部のコーナー部は、丸められることになる。また、この犠牲酸化膜４５は、第２の溝３０を形成した際のエッチングダメージ層７０を除去する膜としても機能する。

この犠牲酸化膜４５の形成後、図１（ｊ）に示すように、この犠牲酸化膜４５をウエットエッチングによって完全に除去する。このウエットエッチングによって、トレンチ上部のコーナー部が丸められた、滑らかな形状のトレンチ４０が得られるとともに、エッチングダメージ層７０が除去される。

このようにして得られるトレンチ４０をＭＯＳゲート素子に用いる場合、例えば１０５０℃以上のドライ雰囲気中で熱酸化し、図１（ｋ）に示すように、トレンチ４０の表面、側壁および底面に、ゲート絶縁膜（ゲート酸化膜）５５を形成する。

そして、ゲート絶縁膜（ゲート酸化膜）５５形成後、図１（ｌ）に示すように、埋め込みゲート電極材料６０として不純物がドープされた多結晶シリコンを用い、これをトレンチ４０内に埋め込み、ＭＯＳＦＥＴ等を形成する。

＜本発明により製造される半導体装置＞
本発明によれば、トレンチ幅が、１５０ｎｍ以上である半導体装置を製造することができる。

図２は、本実施の形態の構成条件で得られたトレンチを用いて、ゲート酸化膜耐圧特性を調べた結果を示している。図３は従来技術の構成条件で得られたトレンチを用いて、ゲート酸化膜耐圧特性を調べた結果を示している。なお、図２および図３において、ゲート絶縁膜（ゲート酸化膜）の膜厚は５０ｎｍ、最終トレンチ幅は３００ｎｍとしている。図２と図３との比較から明らかなように、本実施の形態の場合、ゲート電圧が−３０Ｖ付近からリーク電流が増加している。これに対して、従来技術の場合には、ゲート電圧が−１４Ｖ付近でリーク電流が増加している。

以上のように、本実施の形態では、異方性エッチングの前に、トレンチ上部のテーパ状の面をサイドウォール膜で保護しておく。よって、トレンチ上部は２段のテーパ状の面を保持したまま異方性エッチングを行うので、トレンチ形状は異方性エッチングで決まることになる。その結果、本実施の形態では、安定したトレンチ形状を得ることができる。

また、本実施の形態では、ゲート絶縁膜（ゲート酸化膜）形成工程の前に、トレンチ上部の基板表面のコーナー部に対して、犠牲酸化膜の形成および除去をすることにより、さらに面取りをしておく。その結果、ゲート絶縁膜（ゲート酸化膜）形成のための熱処理の際、トレンチコーナー部のゲート絶縁膜が均一に形成できるので、電界の集中が抑制されている。

なお、上記ゲート絶縁膜（ゲート酸化膜）５５は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電体膜の単層膜または積層膜等を使用することができる。中でも、シリコン酸化膜が好ましい。

また、ゲート電極材料６０は、ゲート絶縁膜（ゲート酸化膜）５５上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極材料６０は、特に限定されるものではなく、導電膜、例えば、ポリシリコン、多結晶シリコン等のシリコン；銅、アルミニウム等の金属；タングステン、チタン、タンタル等の高融点金属；高融点金属とのシリサイド等の単層膜または積層膜等を使用することができる。ゲート電極材料６０の膜厚は、例えば５０〜１０００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極材料６０の下には、チャネル領域が形成される。

（ＩＶ）その他
このように、本発明の半導体装置の製造方法は、半導体基板上にマスク材料膜を形成し、前記マスク材料膜をエッチングして、その一部に開口部を形成し、前記開口部から前記半導体基板の表面を、前記マスク材料膜の下に入り込むように等方的にエッチングした後、順テーパ状にエッチングして第１の溝を形成し、前記第１の溝の順テーパ領域の一部を覆うように選択的にサイドウォール膜を形成し、前記サイドウォール膜をマスクとして異方性エッチングにより前記トレンチ上部から前記半導体基板の厚み方向に更にエッチングして第２の溝を形成し、前記異方性エッチングの後、前記サイドウォール膜と前記マスク材料膜を除去してトレンチを形成し、前記トレンチに熱処理を施して、前記トレンチの全面に犠牲酸化膜を形成し、前記犠牲酸化膜を除去してトレンチ形状を形成するという構成であってもよい。

また、本発明の半導体装置の製造方法は、前記第１の溝を形成することにより、前記トレンチ開口部のコーナー部への電界集中を回避したという構成であってもよい。

また、本発明の半導体装置の製造方法は、前記マスク材料膜は、熱酸化膜、ＣＶＤ酸化膜、または窒化膜であるという構成であってもよい。

また、本発明の半導体装置の製造方法は、前記第１の溝を形成する工程において、ドライエッチまたはウェットエッチで行うという構成であってもよい。

また、本発明の半導体装置の製造方法は、前記第１の溝を形成する工程において、同一処理または２分割処理で行うという構成であってもよい。

また、本発明の半導体装置の製造方法は、前記第１の溝を形成する工程において、前記開口部の幅が３００ｎｍより広い場合、ボトム形状はフラット部分のある、下に凸の形状となるという構成であってもよい。

また、本発明の半導体装置の製造方法は、前記第１の溝を形成する工程において、前記開口部の幅が３００ｎｍより狭い場合、ボトム形状はフラット部分のない、Ｖ字形状となるという構成であってもよい。

また、本発明の半導体装置の製造方法は、前記サイドウォール膜を形成する工程において、ドライエッチまたはウェットエッチで行うという構成であってもよい。

また、本発明の半導体装置の製造方法は、前記サイドウォール膜材料は、熱酸化膜、ＣＶＤ酸化膜または窒化膜であるという構成であってもよい。

また、本発明の半導体装置の製造方法は、前記サイドウォール膜と前記マスク材料膜を除去する工程において、同一処理または２分割処理で行うという構成であってもよい。

また、本発明の半導体装置の製造方法は、前記犠牲酸化膜を形成する工程において、高温（１０００℃以上）に設定された、ドライ雰囲気またはウェット雰囲気で形成するという構成であってもよい。

また、本発明の半導体装置の製造方法は、前記トレンチ形状を形成することで、トレンチ幅を〜１５０ｎｍまで微細化できるという構成であってもよい。

なお、上述した実施形態は本発明の好適な実施の一例である。本発明は、上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、トレンチ形状の安定化、トレンチの微細化を図ることにより、高耐圧・高品位なトランジスタ特性を有する半導体装置を製造することができるため、広範囲な電気電子機械産業において利用することができる。具体的には、パワーデバイス用のＭＯＳＦＥＴ、ＭＯＳゲートサイリスタ、絶縁ゲート型バイポーラトランジスタとして、例えば、車載用ハイサイドスイッチ等の大電流を流すことができる電源装置、アクティブマトリクス型表示装置等の表示装置等の用途に適用できる。

（ａ）〜（ｌ）は、本発明における半導体装置の製造方法についての、実施の一形態を示す断面図である。 本実施の形態の構成条件で半導体装置を製造したときの、ゲート酸化膜耐圧特性を表すグラフである。 従来の構成条件で半導体装置を製造したときの、ゲート酸化膜耐圧特性を表すグラフである。 （ａ）〜（ｇ）は、従来の半導体装置の製造方法を示す断面図である。

符号の説明

１０ シリコン基板（半導体基板）
２０ シリコン酸化膜（マスク材料膜）
２０ａ 開口部
２５ 第１の溝
３０ 第２の溝
３２ ＣＶＤ酸化膜
３５ サイドウォール膜
４０ トレンチ
４５ 犠牲酸化膜
５５ ゲート絶縁膜（ゲート酸化膜）
６０ ゲート電極材料
７０ エッチングダメージ層（ダメージ層）

Claims (15)

1. 半導体基板上にマスク材料膜を形成する工程と、
   前記マスク材料膜をエッチングして、該マスク材料膜の一部に開口部を形成する工程と、
   前記開口部から前記半導体基板の表面を、前記マスク材料膜の下に入り込むように等方性エッチングして、該マスク材料膜の下に存在する該半導体基板の一部を除去し、さらに、該開口部から該半導体基板の表面を異方性エッチングして、テーパ状の面を有する第１の溝を形成する工程と、
   前記第１の溝における前記テーパ状の面の少なくとも一部を覆うようにサイドウォール膜を形成する工程と、
   前記サイドウォール膜を形成する工程の後に、前記開口部から前記半導体基板の表面を、該半導体基板の厚み方向にさらに異方性エッチングして、第２の溝を形成する工程と、
   前記第２の溝を形成する工程の後に、前記マスク材料膜と前記サイドウォール膜とを除去して、トレンチを形成する工程とを含むことを特徴とする半導体装置の製造方法。
2. さらに、前記トレンチに熱処理を施して、該トレンチの表面に犠牲酸化膜を形成する工程と、
   前記犠牲酸化膜を除去して、前記トレンチの表面に発生するダメージ層を除去する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記マスク材料膜が、熱酸化膜、ＣＶＤ酸化膜または窒化膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第１の溝を形成する工程において、前記等方性エッチングおよび前記異方性エッチングを、１回のドライエッチングによって行うことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記第１の溝を形成する工程において、前記等方性エッチングおよび前記異方性エッチングを、ウエットエッチングとドライエッチングとの２分割処理によって行うことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
6. 前記開口部の幅が、３００ｎｍ以上であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
7. 前記開口部の幅が、３００ｎｍよりも小さいことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
8. 前記等方性エッチングで前記半導体基板を除去する深さが、該半導体基板の前記開口部側の表面から５０ｎｍ以上、１５０ｎｍ以下の範囲であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
9. 前記第１の溝の深さが、前記等方性エッチングする前における前記半導体基板の前記開口部側の表面から４００ｎｍ以上、５００ｎｍ以下の範囲であることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
10. 前記サイドウォール膜を形成する工程において、該サイドウォール膜の形成を、ドライエッチングまたはウエットエッチングによって行うことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
11. 前記サイドウォール膜が、熱酸化膜、ＣＶＤ酸化膜または窒化膜であることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
12. 前記マスク材料膜と前記サイドウォール膜とを除去してトレンチを形成する工程において、前記マスク材料膜と前記サイドウォール膜との除去を、１回のウエットエッチングによって行うことを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
13. 前記マスク材料膜と前記サイドウォール膜とを除去してトレンチを形成する工程において、前記マスク材料膜と前記サイドウォール膜との除去を、ウエットエッチングの２分割処理によって行うことを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
14. 前記犠牲酸化膜を形成する工程において、該犠牲酸化膜の形成を、１０００℃以上の条件で行うことを特徴とする請求項２〜１３のいずれか１項に記載の半導体装置の製造方法。
15. トレンチ幅が、１５０ｎｍ以上である半導体装置を製造することを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置の製造方法。

Images