TWI396229B - 用可棄式間隔物之提高的源極與汲極製程 - Google Patents
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Description
本發明係有關於半導體製造之領域；更詳而言之，本發明係有關具有提高的源極與汲極區域之半導體裝置的形成。
目前，深次微米互補式金氧半導體(CMOS)係用於極大型積體電路(ULSI)裝置的主要技術。在過去二十年間，縮小CMOS電晶體的尺寸以及增加在積體電路(IC)上的電晶體密度，已成為微電子產業的首要重點。ULSI電路可包含CMOS場效電晶體(FETS)，該等場效電晶體具有設置在汲極與源極區域之間的半導體閘極。該等汲極與源極區域通常係以P型摻雜物(硼)或N型摻雜物(磷)重濃度摻雜(heavily doped)。該等汲極與源極區域一般係包含有淺源極與汲極延伸區域，該等淺源極與汲極延伸區域係部份地設置於該閘極的下方以提昇電晶體效能。該等淺源極與汲極延伸區域有助於達成對短通道效應(short－channel effect)之抗性(immunity)，該等短通道效應會劣化N通道及P通道電晶體兩者之電晶體效能。短通道效應可造成臨限電壓下滑(threshold voltage roll－off)以及汲極誘發能障衰退(drain－induced barrier－lowering)。因此，當電晶體變為更小時，該等淺源極與汲極延伸區域以及因而短通道效應之控制係尤其重要。
隨著設置在IC上的電晶體之尺寸縮小，具有淺、極淺源極汲極延伸區域的電晶體變得更加難以製造。例如，小型電晶體可能需要具有接面深度(junction depth)小於30奈米(nm)的極淺源極與汲極延伸區域。利用習知的製造技術來形成具有小於30 nm之接面深度的源極與汲極延伸區域是非常困難的。習知的離子植入技術係難以維持淺源極與汲極延伸區域，因為在離子植入期間產生於主體(bulk)半導體基材中的點缺陷(point defect)會造成摻雜物更容易擴散(瞬間增益擴散，transient enhanced diffusion,TED)。該擴散通常使該等源極與汲極延伸區域垂直地向下延伸至該主體半導體基材中。此外，習知離子植入和擴散摻雜技術使位於IC上的電晶體易受短通道效應影響，而導致延伸深入至該基材中的摻雜物濃度呈現尾型分佈(tail distribution)。
為克服這些困難，源極與汲極區域可藉由選擇性矽磊晶而提高，以使與源極與汲極接觸件(contact)的連接較不困難。該等提高的源極與汲極區域提供額外的材料予接觸件矽化製程(contact silicidation process)以及提供降低之深源極/汲極接面電阻和源極/汲極串聯電阻。
採用可棄式間隔物之提高的源極/汲極製程已經被使用，但是並不適用於當尺寸降低至及小於例如65 nm技術節點的情況。第16a至16c圖以及第17a至17d圖繪示了這些方法的一些疑慮。
於第16a圖中，閘極電極72設置於基材70上。於選擇性磊晶成長(selective epitaxial growth,SEG)製程期間，矽氮化物覆蓋物(cap)74係適用以保護多晶矽閘極電極72免於非期望之矽成長。該SEG製程係對於矽氮化物有選擇性，因此，在該SEG製程期間，矽不會成長在該閘極電極72的頂部。
使用氧化物(例如TEOS)或LTO氧化物來形成氧化物襯墊(liner)76。於形成該氧化物襯墊76之後，由例如矽氮化物形成一對側壁間隔物78。該等矽氮化物間隔物78的形成通常經由沉積矽氮化物層及之後進行乾蝕刻而達成。
在該SEG製程之前，需要進行濕蝕刻(例如HF(氫氟酸)濕蝕刻)，以移除該氧化物襯墊76之氧化物。由於磊晶矽只成長在矽表面上，因此需要移除該氧化物。於該基材70上存在有該氧化物襯墊76會防止此成長且防止形成提高的源極/汲極。
由於該氧化物襯墊76係介於該氮化物覆蓋物層74和該等氮化物間隔物78之間，在HF濕蝕刻期間，可能會被蝕刻出凹洞(cavity)。此凹洞可能會到達該多晶矽閘極電極72。因為在HF中TEOS或LTO快速地蝕刻，有高的機率暴露出該多晶矽閘極電極72的左上角和右上角。由於該多晶矽閘極電極72的角的暴露，提高的源極/汲極80的形成引起鼠耳狀物(mouse－like ear)82形成，如第16b圖所示。該等耳狀物82是非常不想要的。
現在參考第16c圖，移除該等可棄式氮化物間隔物78以容許環狀及延伸植入物。然而，該等耳狀物82有效地阻擋該等植入物被適當地施行。因此，該裝置變成無法使用或是至少嚴重地受損的。
形成提高的源極/汲極的另一個方法是避免使用沉積的氧化物襯墊，而是使用熱成長的氧化物作為替代。然而，如下文中很快將會理解的，由於較薄的氮化物覆蓋物無法從氮化物間隔物蝕刻倖存，而較厚的氮化物間隔物造成環狀離子植入製程的遮蔽效應，因此，該方法並不是可依比例調整的(scalable)。
現在參考第17a至17d圖，閘極電極92係形成於基材90上。氮化物覆蓋物94設置於該多晶矽閘極電極92的頂部上。熱成長氧化物襯墊96，且該氧化物襯墊96不覆蓋該矽氮化物覆蓋物94。於該熱成長氧化物96上設置可棄式側壁間隔物98。
第17b圖繪示在理想的製程中在形成提高的源極/汲極之後的第17a圖的結構。然而，於間隔物蝕刻製程中，該覆蓋物層94的頂部被部份地蝕刻，以致該覆蓋物層94不能如所想要的方式縮小(scaled down)。該覆蓋物層之氮化物流失(nitride loss)係與間隔物蝕刻製程之過蝕刻(over etch)相關。氮化物覆蓋物流失之結果係繪示於第17c圖，其中係形成“鼠耳狀物”102。於該圖中，經由氮化物移除蝕刻製程移除氮化物間隔物98。該等鼠耳狀物102使環狀植入製程無法順利達成。使該覆蓋物94變厚的另一種方式是使該覆蓋物94維持薄且使該等間隔物98變得更窄，以使該等氮化物間隔物的移除不造成在SEG製程之前暴露出該多晶矽閘極電極92之頂部的過蝕刻。然而，如第17d圖所示，使用薄的氮化物間隔物導致該多晶矽閘極電極92與提高的源極汲極區域100之間的空隙不足。由於該等提高的源極汲極100造成遮蔽效應，通常以高傾斜度(tilt)施行的環狀植入物將無法有效地施行。換言之，該等提高的源極/汲極的邊緣係太靠近該多晶矽閘極電極12的側壁。
需要有一種利用可棄式間隔物製程形成提高的源極/汲極的方法，該可棄式間隔物製程對小尺寸而言是可依比例調整的(scalable)並且允許對源極/汲極延伸區域與環狀植入物的適當植入。
本發明之實施例提供一種形成提高的源極/汲極區域的方法以滿足此需求及其他需求，該方法包含下列步驟：於基材上形成閘極電極；以及於該閘極電極的各側壁上形成雙可棄式間隔物。於該基材上形成提高的源極與汲極區域之後，移除該等雙可棄式間隔物。
本發明之其他實施例提供一種形成半導體配置的方法，亦滿足前述需求，該方法包含下列步驟：於閘極電極上形成第一可棄式間隔物；以及於該第一可棄式間隔物上形成第二可棄式間隔物。形成提高的源極/汲極區域，以及移除該等第一及第二可棄式間隔物。
由本發明之下列詳細說明及所附之圖式，本發明之前述及其他特徵、方面、以及優點，將變得更加明確。
本發明提出並解決關於在半導體裝置中形成提高的源極/汲極區域的問題，包括用於產生提高的源極/汲極之習知製程所造成的關於源極汲極延伸區域植入以及環狀植入的問題。尤其是，本發明藉由採用雙可棄式間隔物而提供可依比例調整性(scalability)，其中第一對間隔物係於SEG製程期間保護多晶矽閘極電極免於暴露。此係防止形成鼠耳狀物，且亦允許維持為薄的矽氮化物覆蓋物層的同時，允許有寬的矽氮化物側壁間隔物。此寬的矽氮化物側壁間隔物，在蝕刻及移除該等可棄式間隔物之後，容許該等提高的源極/汲極與該多晶矽閘極電極的側邊分隔足夠且可調的距離。此分隔以及防止鼠耳狀物或其他矽在該多晶矽閘極電極上過度成長，容許用於源極/汲極延伸區域之形成和環狀植入物之未受阻的離子植入。
第1至6圖係繪示根據本發明之某些實施例於半導體製造製程中的連續步驟。以概要描述方式繪示半導體晶圓之截面。於第1圖中，閘極電極14係形成於基材10上，該基材10例如主體矽基材、絕緣層上覆矽(silicon－on－insulator)基材等。該閘極電極14包括由適當的閘極介電材料(例如，氧化物、高k材料等)製成之閘極介電層12。覆蓋物層16係設置於該多晶矽閘極電極14上。該覆蓋物層16可由在選擇性磊晶成長(SEG)製程期間會保護該閘極電極14的表面之適當材料製成。適當材料之實例為例如矽氮化物。可以將該覆蓋物層16製得相當薄，因為本發明提供的方法中係不需要於該多晶矽閘極電極14上設置厚的覆蓋物層。於此例示性實施例中，該覆蓋物層16可以製為例如介於5 nm至30 nm之間，且於某些特定實施例中，約為20 nm。可藉由習知的技術(例如，CVD沈積)形成該多晶矽閘極電極14及該覆蓋物層16，之後進行該多晶矽閘極電極14及該覆蓋物層16的圖案化及蝕刻。
第2圖顯示相繼形成氧化物層18和第一可棄式間隔物20之後的第1圖之結構。該氧化物層18直接接觸該閘極電極14的側壁。於所述實施例中，該氧化物層18為熱成長之氧化物，且因此，當覆蓋物層16是由氮化物所形成時，該氧化物層18係不會形成於該覆蓋物層16上。該氧化物層18可以習知的方式熱成長。厚度可介於約10埃(angstrom)至約50埃之間，且於特定實施例中為約35埃。
在該氧化物層18中形成該熱成長氧化物之後，於該氧化物層18上形成第一可棄式間隔物20。於該例示性實施例中，該等第一可棄式間隔物20係由例如氮化物製成。該等可棄式間隔物20可以被視為偏位間隔物(offset spacer)，且可以被製得相當薄，例如5至10 nm。可以採用習知的間隔物形成製程來產生該等第一可棄式間隔物20，該製程包括薄氮化物的沉積以及非等向性蝕刻(anisotropic etching)。
在該氧化物層18上形成該等第一可棄式間隔物20之後，如第3圖所示，沉積相當厚的氧化物襯墊22。例如，該氧化物襯墊22厚度可介於約70至約80埃之間，然而，亦可採用其他厚度而未悖離本發明。
由於該等偏位間隔物20非常薄，故蝕刻製程能夠停止在該氧化物層18之熱成長氧化物上。因而自動地導致對於該SEG磊晶製程而言完全隔離之該多晶矽閘極電極14。由於在該間隔物蝕刻之前該氮化物層20是很薄的，故可以使過蝕刻最小量化(minimal)，其造成在蝕刻之前該閘極電極12之頂部上存在之該氮化物間隔物層下方之該矽氮化物覆蓋物層16的最小量消耗。該等間隔物20的薄度係提供非常小的技術節點(例如，65 nm及以下)所需之製程範圍(process window)。由於在形成該第一可棄式間隔物20期間所消耗的覆蓋物層之氮化物很少，該覆蓋物層16可以維持相當薄，而有益於窄閘極(例如，於65 nm技術節點中，Lp o l y
# 30 nm)的閘極圖案化。為克服這些疑慮，係提供一種雙可棄式間隔物配置。
於第3圖中，第二可棄式間隔物24係形成於該氧化物襯墊22上。該等第二可棄式間隔物24是由例如矽氮化物製成的，且可以習知方式形成，例如藉由沈積氮化物層及蝕刻。由於該氮化物覆蓋物層16係受到保護，可使該氮化物覆蓋物層16保持相當薄而同時可將該等第二可棄式間隔物24維持為寬的，以於該等提高的源極/汲極與該多晶矽閘極電極14的側邊之間提供足夠的空間。
在形成該等第二可棄式間隔物24之後，藉由習知的氧化物蝕刻，蝕刻該氧化物襯墊22，產生第4圖的結構。此蝕刻具有自該基材10之表面移除該氧化物襯墊22及該氧化物層18的效果。
自該基材10之表面移除該氧化物襯墊22及該氧化物層18之後，施行選擇性磊晶成長製程以產生提高的源極/汲極區域26，如第5圖所示。該SEG製程可為如習知者。在此製程期間，該等第一可棄式間隔物20和該氮化物覆蓋物層16係防止矽成長於該多晶矽閘極電極14上。同時，該等相當寬的間隔物24係於該等提高的源極/汲極區域26的邊緣與該多晶矽閘極電極14之間產生適當的分隔距離。
然後，組合或連續進行氮化物及氧化物蝕刻，以產生第6圖之結構。例如，移除該等雙可棄式間隔物20、24用的組合熱磷酸濕蝕刻以及HF濕蝕刻可以用於移除該等氧化物層18、22。藉由該等雙可棄式間隔物20、24的使用，產生了相當寬的開口區域，且該等開口區域在後續之形成製程中可能發生的環狀離子植入(利用高傾斜的方式)期間避免掉遮蔽效應。由於該等第一可棄式間隔物20已經與該多晶矽閘極電極14完全隔離，故沒有產生如先前技術中所形成之鼠耳狀物的危險。該等第二可棄式間隔物的尺寸是可調的，無關於該氮化物層16的尺寸，因此，解決了關於環狀植入物之遮蔽效應的問題。同時，該第一組可棄式間隔物解決了關於鼠耳狀物之問題。在該等提高的源極/汲極形成之後，可採用習知的製程以完成該半導體裝置的形成。
第7至15圖係繪示用以於半導體裝置中形成提高的源極/汲極之本發明之其他實施例之連續步驟。
於第7圖中，閘極電極34已形成於基材30上，其中設置有閘極介電質32。於某些實施例中，該閘極電極34為多晶矽閘極電極。由例如矽氮化物製成之覆蓋物層36係設置於該多晶矽閘極電極34上。該覆蓋物層36可以製得薄，如第1至6圖之實施例。與前述之實施例不同地，該覆蓋物36之頂部上係設置有硬遮罩(hardmask)38。該硬遮罩可以由與該覆蓋物36不同之適當材料製成。例如，適當的硬遮罩材料可為例如矽氧化物。然而，可以採用其他適當的材料，而未悖離本發明之範圍。如前文關於第1圖之實施例所述者，可以採用習知的方法來產生第7圖所繪示之堆疊(stack)。
第8圖繪示覆蓋在第7圖之堆疊上之矽氮化物層40形成後之第7圖之結構。矽氮化物層40係作為該第一可棄式間隔物，如於後文中將變得更明確者。可以藉由習知方法形成該薄的氮化物層40，其例如可介於5至20 nm之間，且於某些實施例中為約10 nm。該氮化物層40係覆蓋該閘極電極34的側壁，且亦覆蓋該覆蓋物36與該硬遮罩38。
在該薄的矽氮化物層40沉積之後，沉積氧化物襯墊42。該氧化物襯墊42為例如高溫氧化物(HTO)。適合的厚度為例如約3至10 nm，且尤其是於某些實施例中為約5 nm。可以使用習知的方法來形成該高溫氧化物。此結構係繪示於第9圖中。
第10圖顯示在間隔物層44沉積之後之配置，該間隔物層44由矽氮化物(例如，Si3
N4
)製成。相較於前述的層40、42，該間隔物層44係相當厚的。該間隔物層44之例示性厚度為約50 nm，且可於例如約20至約100 nm之範圍。
在該間隔物層44沉積之後，進行習知的蝕刻製程以由該間隔物層44之矽氮化物產生第二可棄式間隔物46。所採用之蝕刻化學係優先蝕刻該氮化物，且不會實質地蝕刻該氧化物。因此，於此步驟中，該氧化物襯墊42被保留住。該等第二可棄式間隔物46係可調的以提供想要的寬度，且因此於將形成之提高的源極/汲極與該多晶矽閘極電極34的側邊之間可達成想要的分隔。此結構係繪示於第11圖中。
於第12圖中，進行濕蝕刻以移除該氧化物襯墊42中之氧化物。然後，進行氮化物蝕刻，以由該基材30之表面移除該氮化物薄層40。此時，該硬遮罩38保護該相當薄的氮化物覆蓋物層36，且於該多晶矽閘極電極34之側壁上之氧化物及氮化物的組合防止鼠耳狀物之形成。該基材30現在則暴露於該等第二可棄式間隔物46之外。
第13圖顯示在選擇性磊晶成長(SEG)製程之產生提高的源極/汲極48之後之第12圖之結構。進行習知的SEG製程以產生該等提高的源極/汲極48。因為該多晶矽閘極電極34之側壁及頂部受到保護，故防止在此區域形成鼠耳狀物。
然後，進行氮化物蝕刻，其結果係繪示於第14圖中。該氮化物蝕刻係移除該等第二可棄式間隔物46。之後進行蝕刻步驟(如第15圖所示)，以移除例如該硬遮罩及該氧化物襯墊42之殘餘物中所含的氧化物。在移除該氧化物之後，藉由氮化物蝕刻而移除該氮化物覆蓋物層36以及該等第一可棄式間隔物40的殘餘物。此舉係留下與第6圖之先前實施例中所示之相同的結構。然後，可以進一步進行該半導體裝置之處理，例如源極/汲極延伸區域植入以及環狀植入，而不用擔憂因該等提高的源極/汲極太靠近該多晶矽閘極電極的側壁而產生的鼠耳狀物或遮蔽效應會非期望地阻擋植入物。
本發明因此提供形成提高的源極/汲極之適於製造的方法，其可以應用於65 nm及65 nm以下的技術，以及大於65 nm的技術。本發明之達成，無須包含半導體裝置之後續處理(包括源極/汲極延伸區域植入和環狀植入)。
雖然已詳盡地描述和敘述本發明，可清楚地了解其係僅用於解釋及例示而非用於限制，本發明之範圍僅由所附之申請專利範圍予以限制。
10、30、70、90．．．基材
12、32．．．閘極介電層、閘極介電質
14、34、72、92．．．閘極電極
16、36、74、94．．．氮化物(層)、覆蓋物(層)
18、22、42、76、96．．．氧化物層、襯墊
20、24、44、46、78、98．．．間隔物(層)
26、48、80、100．．．源極/汲極、(源極/汲極)區域
38．．．硬遮罩
40．．．氮化物層
第1至6圖係顯示根據本發明某些實施例在許多連續製程步驟期間的半導體晶圓之部份之示意截面圖；第7至15圖係繪示根據本發明之其他實施例用於形成提高的源極/汲極區域之製程中之連續步驟；第16a至16c圖係繪示採用可棄式間隔物以形成提高的源極/汲極區域之先前技術之方法；以及第17a至17d圖係顯示利用可棄式間隔物形成提高的源極/汲極區域之另一先前技術之方法。
10．．．基材
12．．．閘極介電層、閘極介電質
14．．．閘極電極
16．．．氮化物(層)、覆蓋物(層)
18、22．．．氧化物層、襯墊
20、24．．．間隔物(層)
26．．．源極/汲極、(源極/汲極)區域
Claims (19)
- 一種形成提高的源極與汲極區域的方法，包含下列步驟：於基材上形成閘極電極；於該閘極電極的各側壁上形成雙可棄式間隔物；於該基材上形成提高的源極/汲極區域；以及移除該等雙可棄式間隔物。
- 如申請專利範圍第1項之方法，復包含：在形成該等雙可棄式間隔物之前，於該閘極電極上形成覆蓋物。
- 如申請專利範圍第2項之方法，其中，形成雙可棄式間隔物之該步驟包含於該閘極電極上形成第一氮化物間隔物。
- 如申請專利範圍第3項之方法，其中，形成該雙可棄式間隔物之該步驟包含於該等第一氮化物間隔物上形成氧化物襯墊。
- 如申請專利範圍第4項之方法，其中，形成雙可棄式間隔物之該步驟包含於該氧化物襯墊上形成第二氮化物間隔物。
- 如申請專利範圍第5項之方法，復包含：在形成該等第一氮化物間隔物之前，於該覆蓋物上形成硬遮罩。
- 如申請專利範圍第6項之方法，其中，形成第一氮化物間隔物之該步驟包含形成氮化物層，該氮化物層係直接接觸該閘極電極之該等側壁並且覆蓋該硬遮罩及該覆蓋物。
- 如申請專利範圍第5項之方法，復包含：形成直接接觸該閘極電極之該等側壁的氧化物層；以及於該氧化物層上形成該等第一氮化物間隔物。
- 如申請專利範圍第8項之方法，其中，移除該等雙可棄式間隔物之該步驟包含進行一連串的氮化物及氧化物蝕刻，以移除該等第一及第二氮化物間隔物、該氧化物層、該氧化物襯墊、以及該覆蓋物。
- 如申請專利範圍第7項之方法，其中，移除該等雙可棄式間隔物之該步驟包含進行一連串的氮化物及氧化物蝕刻，以移除該等第一及第二氮化物間隔物、該氧化物襯墊、該硬遮罩、以及該覆蓋物。
- 一種形成半導體配置之方法，包含下列步驟：於閘極電極上形成第一可棄式間隔物；於該等第一可棄式間隔物上形成第二可棄式間隔物；形成提高的源極/汲極區域；以及移除該等第一及第二可棄式間隔物。
- 如申請專利範圍第11項之方法，其中，該等第一及第二可棄式間隔物係由氮化物製成。
- 如申請專利範圍第12項之方法，其中，該等第一可棄式間隔物係於形成該等提高的源極/汲極區域的過程中完全地覆蓋該閘極電極的側壁。
- 如申請專利範圍第13項之方法，復包含：在形成該等第二可棄式間隔物之前，於該等第一可棄式間隔物上形成氧化物襯墊。
- 如申請專利範圍第14項之方法，復包含：於該閘極電極上形成氮化物覆蓋物。
- 如申請專利範圍第15項之方法，復包含：於該氮化物覆蓋物上形成硬遮罩，以及其中形成該等第一可棄式間隔物之該步驟包含形成第一氮化物層於該閘極電極的該等側壁上並覆蓋在該氮化物覆蓋物和該硬遮罩之上。
- 如申請專利範圍第16項之方法，其中，形成該等第二可棄式間隔物之該步驟包含整面地沉積第二氮化物層覆蓋在該氧化物襯墊之上以及蝕刻該第二氮化物層。
- 如申請專利範圍第15項之方法，復包含：形成直接接觸該閘極電極之該等側壁的氧化物層；以及於該氧化物層上形成該等第一可棄式間隔物。
- 如申請專利範圍第18項之方法，其中，形成該等第二可棄式間隔物之該步驟包含整面地沉積氮化物層覆蓋在該氧化物襯墊之上以及蝕刻該氮化物層。
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| US20160071954A1 (en) * | 2014-09-04 | 2016-03-10 | Globalfoundries Inc. | Robust post-gate spacer processing and device |
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| US11677000B2 (en) | 2021-10-07 | 2023-06-13 | Globalfoundries U.S. Inc. | IC structure including porous semiconductor layer under trench isolations adjacent source/drain regions |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300172B1 (en) * | 1999-10-01 | 2001-10-09 | Chartered Semiconductor Manufacturing Ltd. | Method of field isolation in silicon-on-insulator technology |
| US6353249B1 (en) * | 2000-02-14 | 2002-03-05 | International Businsess Machines Corporation | MOSFET with high dielectric constant gate insulator and minimum overlap capacitance |
| US6790733B1 (en) * | 2003-03-28 | 2004-09-14 | International Business Machines Corporation | Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer |
| US20050048732A1 (en) * | 2003-08-26 | 2005-03-03 | International Business Machines Corporation | Method to produce transistor having reduced gate height |
| US20050095796A1 (en) * | 2003-10-31 | 2005-05-05 | Van Bentum Ralf | Technique for forming a transistor having raised drain and source regions with a reduced number of process steps |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274555B1 (ko) * | 1991-06-26 | 2000-12-15 | 윌리엄 비. 켐플러 | 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 |
| JP2000124327A (ja) * | 1998-10-14 | 2000-04-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6228730B1 (en) * | 1999-04-28 | 2001-05-08 | United Microelectronics Corp. | Method of fabricating field effect transistor |
| US6777298B2 (en) * | 2002-06-14 | 2004-08-17 | International Business Machines Corporation | Elevated source drain disposable spacer CMOS |
| USPP16479P3 (en) * | 2002-06-28 | 2006-04-25 | Vletter & Den Haan Beheer B.V. | Lily plant named ‘Conca D'or’ |
| JP2004095639A (ja) * | 2002-08-29 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300172B1 (en) * | 1999-10-01 | 2001-10-09 | Chartered Semiconductor Manufacturing Ltd. | Method of field isolation in silicon-on-insulator technology |
| US6353249B1 (en) * | 2000-02-14 | 2002-03-05 | International Businsess Machines Corporation | MOSFET with high dielectric constant gate insulator and minimum overlap capacitance |
| US6790733B1 (en) * | 2003-03-28 | 2004-09-14 | International Business Machines Corporation | Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer |
| US20050048732A1 (en) * | 2003-08-26 | 2005-03-03 | International Business Machines Corporation | Method to produce transistor having reduced gate height |
| US20050095796A1 (en) * | 2003-10-31 | 2005-05-05 | Van Bentum Ralf | Technique for forming a transistor having raised drain and source regions with a reduced number of process steps |
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