KR20080025128A - 사용후제거가능한 스페이서들을 구비한 융기된 소스 및드레인 공정 - Google Patents
사용후제거가능한 스페이서들을 구비한 융기된 소스 및드레인 공정 Download PDFInfo
- Publication number
- KR20080025128A KR20080025128A KR1020087000307A KR20087000307A KR20080025128A KR 20080025128 A KR20080025128 A KR 20080025128A KR 1020087000307 A KR1020087000307 A KR 1020087000307A KR 20087000307 A KR20087000307 A KR 20087000307A KR 20080025128 A KR20080025128 A KR 20080025128A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- spacer
- nitride
- raised source
- gate electrode
- Prior art date
Links
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims abstract description 63
- 150000004767 nitrides Chemical class 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 abstract description 15
- 125000001475 halogen functional group Chemical group 0.000 abstract description 12
- 230000000694 effects Effects 0.000 abstract description 11
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 210000005069 ears Anatomy 0.000 abstract description 3
- 238000001312 dry etching Methods 0.000 abstract description 2
- 239000007943 implant Substances 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 229920005591 polysilicon Polymers 0.000 description 25
- 238000005468 ion implantation Methods 0.000 description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000008021 deposition Effects 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241001391944 Commicarpus scandens Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 241001456035 Stachys crenata Species 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Abstract
사용후제거가능한 이중 스페이서들(20, 24; 40, 46)을 적용하는 반도체 제조 공정에 있어서, 융기된 소스/드레인 영역(26, 48)을 형성하는 방법이 제공된다. 사용후제거가능한 제 1 및 제 2 스페이서(20, 24; 40, 46) 사이에 증착된 산화물(22, 42)이 제공되며, 이는 보다 더 큰 사용후제거가능한 제 2 스페이서(24, 46)를 건식 식각하는 동안에, 게이트 전극(14, 34), 사용후제거가능한 제 1 스페이서(20, 40) 및 캡 층(16, 36)을 보호한다. 따라서, 쥐의 귀가 방지되며, 사용후제거가능한 제 2 스페이서(24, 46)의 사용은 halo 이온주입 동안의 새도우 효과를 회피할 수 있다.
사용후제거가능한(disposable) 스페이서, 쥐의 귀, halo, 새도우 효과
Description
본 발명은 반도체 제조 분야에 관한 것이며, 좀더 상세하게는 융기된(rasied) 소스 및 드레인 영역을 갖는 반도체 디바이스의 형성에 관한 것이다.
현재에, 서브 마이크론 이하인 상보적 금속 산화물 반도체(CMOS)는 극초대규모 집적회로(ULSI) 디바이스를 위한 주요기술이 되었다. 지난 20년간, CMOS 트랜지스터의 사이즈를 감소시키고, IC 상의 집적회로 밀도를 증가시키는 것은 전자 산업의 주요 관심사가 되어왔다. 극초대규모 집적회로(ULSI)는 CMOS 전계 효과 트랜지스터(FET)를 포함할 수 있는바, 이는 드레인 영역과 소스 영역 사이에 위치한 반도체 게이트를 갖는다. 드레인 영역 및 소스 영역은 전형적으로, P-형 도판트(붕소) 또는 N-형 도판트(인)로 강하게(heavily) 도핑된다. 일반적으로 드레인 및 소스 영역은 얕은 소스 및 드레인 확장 영역을 포함하는바, 이들 확장 영역들은 게이트 아래에 부분적으로 위치하여, 트랜지스터의 성능을 향상시킨다. 얕은 소스 및 드레인 확장들은, P-채널 및 N-채널 트랜지스터 양자의 성능을 저하시키는 단채널 효과(short-channel effect)에 대한 저항력을 획득하는데 도움을 준다. 단채널 효과는 임계전압 롤-오프(roll-off) 및 드레인-유도 장벽-저하(drain-induced barrier- lowering)를 야기할 수 있다. 이러한 얕은 소스 및 드레인 확장 및 단채널 효과에 대한 제어는, 트랜지스터가 점점 작아짐에 따라 매우 중요해진다.
IC 상의 트랜지스터들의 사이즈가 감소함에 따라, 극도로 얕은(ultra-shallow) 소스 및 드레인 확장을 구비한 트랜지스터는 제조하기가 점점 더 어려워졌다. 예를 들면, 작은 트랜지스터는, 30 나노미터(nm) 보다 작은 접합 깊이를 갖는 극도로 얕은 소스 및 드레인 확장을 요구할 수 있다. 통상적인 제조 기술을 이용하는 경우, 30 나노미터보다 작은 접합 깊이를 갖는 소스 및 드레인 확장을 제조하는 것은 매우 어렵다. 종래의 이온주입 기술로는 얕은 소스 및 드레인 확장을 유지하는데에 어려움이 있는바, 이는 이온주입 동안에 벌크 실리콘 기판에서 생성된 점 결함들(point defect)이 상기 도판트들을 좀더 용이하게 확산시키게 할 수 있기 때문이다(transient enhanced diffusion : TED). 이러한 확산은 종종, 소스 및 드레인 확장이 벌크 실리콘 기판의 하부쪽으로 수직으로 연장되게 한다. 또한, 통상적인 이온주입 및 확산-도핑 기술들은 IC 상의 트랜지스터들이 단채널 효과에 취약하게 만들며, 이는 기판의 하부쪽으로 깊숙히 확장해 들어간 도판트 프로파일 테일 분포(dopant profile tail distribution)에 기인한다.
이러한 문제점들을 해결하기 위하여, 선택적 실리콘 에피택셜 성장(selective silicon epitaxial growth)에 의해 소스 영역 및 드레인 영역이 융기(raise)될 수 있으며, 이에 의해 소스 및 드레인 콘택들에 연결하는 것이 한층 용이해진다. 이와같이 융기된 소스 영역 및 드레인 영역은, 콘택 실리사이드화(silicidation) 공정을 위한 추가적인 물질을 제공하며, 깊은 소스/드레인 접합 저항(deep source/drain junction resistance) 및 소스/드레인 직렬 저항(source/drain series resistance)을 감소시킨다.
사용후제거가능한(disposable, 이하 "사용후제거가능한" 이라 함) 스페이서들을 채용한 융기된 소스/드레인 공정이 이용되어 왔지만, 가령, 65nm 기술 및 그 이하의 기술로 반도체 치수가 감소하면서 적합하지 않게 되었다. 도16a 내지 도16c 및 도17a 내지 도17d 는 이러한 접근법에 따른 문제점을 도시한 도면이다.
도16a에서, 기판(70) 위에 게이트 전극(72)이 제공된다. 실리콘 질화물 캡(74)은, 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG) 동안에, 원하지 않은 실리콘 성장으로부터 폴리실리콘 게이트 전극(72)을 보호한다. SEG 공정은 실리콘 질화물에 대해서 선택도를 가지며, 따라서 SEG 공정동안에 게이트 전극(72)의 최상면 상에서는 어떠한 실리콘도 성장되지 않을 것이다.
TEOS 또는 LTO 산화물과 같은 산화물이 산화물 라이너(76)를 형성하기 위해 사용된다. 산화물 라이너(76)의 형성에 뒤이어서, 예를 들어 실리콘 질화물로 된 한쌍의 사이드월 스페이서(78)가 형성된다. 전형적으로, 실리콘 질화물 스페이서(78)는, 실리콘 질화물 층을 증착한 후에, 건식 식각을 통해서 형성된다.
SEG 공정 이전에, 산화물 라이너(76)의 산화물을 제거하기 위해서, 가령, HF 습식식각과 같은 습식식각이 필요하다. 에피택셜 실리콘은 오직 실리콘 표면 상에서만 성장하기 때문에, 산화물이 제거될 필요가 있다. 기판(70) 상에 존재하는 산화물 라이너(76)는 이러한 성장을 방해할 것이며, 융기된 소스/드레인의 형성도 방해한다.
질화물 캡층(74)과 질화물 스페이서(78) 사이에 산화물 라이너(76)가 있기 때문에, HF 습식식각 동안에 공동(cavity)이 식각될 수 있다. 이러한 공동은 폴리실리콘 게이트 전극(72)에 다다를 수도 있다. TEOS 또는 LTO 는 HF 식각동안에 빠르게 식각되므로, 폴리실리콘 게이트 전극(72)의 상부 우측코너 및 상부 좌측코너가 노출된 가능성은 매우 높다. 폴리실리콘 게이트 전극의 코너들이 노출된 결과로, 융기된 소스/드레인(80)의 형성은, 도16b에 도시된 바와같은 쥐의 귀와 유사한 귀(82)를 만든다. 이러한 귀(82)는 매우 바람직하지 않다.
이제 도16cc를 참조하면, 사용후제거가능한(disposable) 질화물 스페이서(78)가 제거되어, halo 및 연장 이온주입이 허용된다. 하지만 이러한 귀(82)는 이온주입 공정이 적절히 수행되지 못하게 방해한다. 따라서, 상기 디바이스는 사용불능 또는 적어도 심각하게 손상될 수 있다.
융기된 소스/드레인을 형성하는 또 다른 방법에서는, 증착된 산화물 라이너를 사용하지는 않지만, 대신에 열 성장 산화물(thermally grown oxide)을 사용한다. 하지만, 용이하게 이해되는 바와같이, 이러한 접근법은 스케일가능하지(scaleable) 않은바, 얇은 질화물 캡이 질화물 스페이서 식각을 견뎌내지 못하기 때문이며, 얇은 질화물 스페이서는 halo 이온주입 공정에 대해서 새도우 효과(shadow effect)를 야기한다.
이제 도17a 내지 도17d를 참조하면, 기판(90) 위에 게이트 전극(92)이 형성된다. 질화물 캡(94)이 폴리실리콘 게이트 전극(92)의 최상부에 제공된다. 산화물 라이너(96)는 열 성장되며, 실리콘 질화물 캡(94)을 커버하지는 않는다. 사용후제 거가능한 사이드월 스페이서(98)가 열 성장된 산화물(96) 위에 제공된다.
도17b는, 융기된 소스/드레인 형성 이후의 도17a 의 구조를 이상적인 공정에서 도시한 것이다. 하지만, 캡 층(94)의 최상부는 스페이서 식각 공정에서 부분적으로만 식각되며, 따라서 캡 층(94)은 원하는 만큼 축소될 수 없다. 캡 층 질화물 손실(cap layer nitride loss)은 스페이서 식각공정의 과도식각과 관련이 있다. 질화물 캡 손실의 결과가 도17c에 도시되어 있는바, "쥐의 귀(102)" 가 형성되어 있다. 이러한 도면에서 질화물 스페이서(98)는 질화물 제거 식각공정에 의해서 제거된다. 상기 쥐의 귀(102)는 halo 이온주입 공정이 만족스럽게 수행되지 못하게 한다. 캡(94)을 두껍게 만드는 것에 대한 대안은, 질화물 스페이서의 제거가 과도식각을 야기하지 않도록 캡(94)을 얇게 유지하고 스페이서(98)를 좀더 좁게 형성하는 것인바, 과도식각은 SEG 공정 이전에 폴리실리콘 게이트 전극(92)의 최상부를 노출시킨다. 하지만, 도17d에 도시된 바와같이, 얇은 질화물 스페이서의 사용은, 폴리실리콘 게이트 전극(92) 및 융기된 소스 드레인 영역(100) 사이에서 불충분한 간격을 야기한다. 전형적으로 매우 큰 경사도(high tilt)로 수행되는 halo 이온주입은, 융기된 소스/드레인(100)에 의해 야기된 새도우 효과로 인해서, 효과적으로 수행되지 않을 것이다. 달리 말하면, 융기된 소스/드레인의 에지들이, 폴리실리콘 게이트 전극(92)의 사이드월과 너무 가깝다.
사용후제거가능한 스페이서 공정을 이용하여, 융기된 소스/드레인을 형성하는 방법이 요구되고 있는바, 상기 방법은 감소된 치수에도 적용가능하며 소스/드레인 확장 및 halo 임플란트에 대해서 적절한 이온주입이 가능한 것이 바람직하다.
이와같은 요구 및 다른 요구들은 융기된 소스/드레인 영역들을 형성하는 방법에 관한 본 발명의 실시예들에 의해서 충족될 수 있는바, 상기 방법은, 기판 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 각각의 측벽에 사용후제거가능한 이중 스페이서를 형성하는 단계를 포함한다. 이후 상기 기판 상에 융기된 소스/드레인 영역이 형성되며, 이에 후속하여 상기 사용후제거가능한 이중 스페이서가 제거된다.
앞서 언급된 요구들은 또한, 반도체 장치를 형성하는 방법을 제공하는 본 발명의 다른 실시예들에 의해서도 충족될 수 있는바, 상기 방법은, 게이트 전극 상에 사용후제거가능한 제 1 스페이서를 형성하는 단계, 상기 사용후제거가능한 제 1 스페이서 상에 사용후제거가능한 제 2 스페이서를 형성하는 단계를 포함하여 이루어진다. 이후, 융기된 소스/드레인 영역들이 형성되며, 상기 사용후제거가능한 제 1 및 제 2 스페이서들은 제거된다.
본 발명의 앞서 언급된 특징적 구성 및 다른 실시태양, 및 장점들은, 첨부된 도면들과 함께 고려될 때, 후술될 발명의 상세한 설명으로부터 좀더 명백해질 것이다.
도1 내지 도6은 본 발명의 일실시예에 따른 일련의 다양한 공정 단계 동안에 반도체 웨이퍼의 일부의 단면을 도식적으로 도시한 단면도이다.
도7 내지 도15는 본 발명의 다른 실시예에 따른 융기된 소스/드레인 영역들 을 형성하는 공정의 일련의 단계들을 도시한 도면이다.
도16a 내지 도16c는 사용후제거가능한 스페이서를 채용하여 융기된 소스/드레인 영역을 형성하는 종래의 방법을 도시한 도면이다.
도17a 내지 도17d는 사용후제거가능한 스페이서를 채용하여 융기된 소스/드레인 영역을 형성하는 또 다른 종래 방법을 도시한 도면이다.
본 발명은, 융기된 소스/드레인을 형성하는 종래의 공정으로부터 기인한, 소스/드레인 확장 이온주입 및 halo 이온주입과 관련된 문제점들을 포함하여, 반도체 디바이스에서 융기된 소스/드레인 영역들을 형성하는 것과 관련된 문제점들을 해결하고자 한 것이다. 특히, 본 발명은, 사용후제거가능한 이중 스페이서를 채용함으로써 확장성(scalability)을 제공하는바, 제 1 쌍의 스페이서들은 폴리실리콘 게이트 전극이 SEG 공정동안에 노출되는 것을 방지한다. 또한, 본 발명은 "쥐의 귀"가 생성되는 것을 방지하며, 실리콘 질화물 캡 층은 얇은 상태로 유지하면서도, 넓은 실리콘 질화물 사이드월 스페이서들을 가능케할 수 있다. 넓은 사이드월 스페이서들은, 사용후제거가능한 스페이서의 식각 및 제거 이후에, 융기된 소스/드레인이 폴리실리콘 게이트 전극의 측면으로부터 충분히 이격되고 조정가능한(tuneable) 거리를 갖게 한다. "쥐의 귀" 또는 폴리실리콘 게이트 전극 상에 과도 성장된 실리콘을 방지하는 것뿐만 아니라 이러한 이격은, 소스/드레인 확장 형성 및 halo 이온주입에 대한 이온주입 공정이 방해받지 않도록 한다.
도1 내지 도6은 본 발명의 일실시예에 따른 반도체 제조 공정의 일련의 단계 들을 도시한 도면이다. 반도체 웨이퍼는 그 단면이 도식적으로 도시되어 있다. 도1에서, 게이트 전극(14)은 가령, 벌크 실리콘 기판, 실리콘-온-절연물(silicon-on-insulator) 기판 등등과 같은 기판(10) 상에 형성된다. 게이트 전극(14)은, 가령, 산화물, 하이-k 물질 등등과 같은 적절한 게이트 유전 물질로 만들어진 게이트 유전층(12)을 포함한다. 캡 층(16)이 폴리실리콘 게이트 전극(14) 상에 제공된다. 상기 캡 층(16)은 적절한 물질로 만들어질 수 있으며, 이는 선택적 에피택셜 성장(SEG) 공정 동안에 게이트 전극(14)의 표면을 보호할 것이다. 적절한 물질의 일례로는 실리콘 질화물을 들수 있다. 상기 캡 층(16)은 상대적으로 얇게 만들어질 수도 있는데, 이는 본 발명에 따르면, 폴리실리콘 게이트 전극(14) 상에서 두꺼운 캡 층을 필요로 하지 않은 방법이 제공되기 때문이다. 본 발명의 예시적인 실시예들에서, 상기 캡 층(16)은 예를 들면, 5nm 에서 30nm 정도로 만들어질 수도 있는바, 몇몇 특정 실시예들에서 상기 캡 층은 약 20nm 이다. 폴리실리콘 게이트 전극(14) 및 캡 층(16)의 형성은, 가령, CVD 증착 이후에 폴리실리콘 게이트 전극(14) 및 캡 층(16)에 대한 패터닝 및 식각이 후속되는 것과 같은, 통상적인 기술에 의할 수도 있다.
도2는 산화물 층(18) 및 사용후제거가능한 제 1 스페이서(20)가 차례차례로 형성된 이후의 도1의 구조를 도시한 도면이다. 산화물 층(18)은 게이트 전극(14)의 측벽과 직접 접촉하고 있다. 예시된 실시예에서, 산화물 층(18)은 열적으로 성장된 산화물(thermally grown oxide)이며, 따라서 캡 층(16)이 질화물로 형성된 경우에는 캡 층(16) 상에 형성되지 않는다. 산화물 층(18)은 통상적인 방법으로 열적으로 성장될 수 있다. 그 두께는 약 10 내지 약 50Å 이 될 수 있으며, 특정한 실시예에서는 약 35Å 이다.
열적으로 성장된 산화물 층(18)의 형성 이후에, 사용후제거가능한 제 1 스페이서(20)가 산화물 층(18) 상에 형성된다. 예시적인 실시예에서, 사용후제거가능한 제 1 스페이서(20)는 예를 들면 질화물로 형성된다. 상기 사용후제거가능한 제 1 스페이서(20)는 옵셋(offset) 스페이서로서 고려될 수도 있으며, 가령, 5 내지 10 nm 정도로 비교적 얇게 만들어질 수도 있다. 사용후제거가능한 제 1 스페이서(20)를 만들기 위해서, 통상적인 스페이서 형성 공정이 적용될 수도 있는바, 이는 얇은 질화물 층을 증착하고 이방성 식각하는 것을 포함한다.
산화물 층(18) 상에 사용후제거가능한 제 1 스페이서(20)가 형성된 이후에, 비교적 두꺼운 산화물 라이너(22)가 도3에 도시된 바와같이 증착된다. 예를 들어, 상기 산화물 라이너(22)는 약 70Å 내지 80Å 정도의 두께를 가질 수 있으며, 이와 상이한 두께들 역시 적용가능한바, 이는 본 발명의 기술적 사상의 범위를 벗어나지 않는다.
상기 옵셋 스페이서(20)는 매우 얇기 때문에, 상기 식각 공정은, 산화물 층(18)의 열적으로 성장된 산화물 상에서 중지될 수 있다. 이러한 것은, SEG 에피택셜 공정에 대해서 상기 폴리실리콘 게이트 전극(14)의 완전한 격리를 자동적으로 야기한다. 스페이서 식각이 수행되기 전의 질화물 층(20)은 매우 얇기 때문에, 과도-식각은 최소화될 수 있으며, 이는 식각이 진행되기 전에 게이트 전극(14)의 최상부 위에 제공된 질화물 스페이서 층의 아래에 있는 실리콘 질화물 캡 층(16)의 소모를 최소화할 수 있다. 스페이서(20)의 얇음(thinness)은, 프로세스 윈도우(process window)를 허용하는바, 가령 65nm 및 그 이하인 매우 작은 기술노드들(technology nodes)은 이를 필요로 한다. 사용후제거가능한 제 1 스페이서(20)가 형성되는 동안에 질화물 캡 층(16)이 거의 소모되지 않기 때문에, 상기 캡 층(16)은 비교적 얇아질 수 있으며, 이는 가령, Lpoly # 30nm 정도인 65nm 기술노드에서 폭이 좁은 게이트들을 게이트 패터닝할 수 있는 잇점을 제공한다. 이러한 염려들을 극복하기 위해서 사용후제거가능한 이중 스페이서 배치(arrangement)가 제공된다.
도3에서는, 사용후제거가능한 제 2 스페이서(24)가 산화물 라이너(oxide liner)(22) 상에 형성된다. 사용후제거가능한 제 2 스페이서(24)는, 예를 들면, 실리콘 질화물로 형성될 수 있으며, 가령 질화물 층 증착 및 식각과 같은, 통상적인 방식에 의해서 형성될 수도 있다. 질화물 캡 층(16)은 보호되고 있기 때문에, 질화물 캡 층(16)은 상대적으로 얇게 유지될 수 있으며, 반면에 사용후제거가능한 제 2 스페이서(24)는 융기된 소스/드레인과 폴리실리콘 게이트 전극(14)의 측벽들 사이에서 충분한 이격을 제공하기 위해서 넓은 폭으로 유지될 수 있다.
사용후제거가능한 제 2 스페이서(24)의 형성에 뒤이어서, 산화물 라이너(22)는 통상적인 산화물 식각공정에 의해서 식각되어, 결과적으로 도4의 구조를 형성한다. 이러한 식각공정은, 기판(10)의 표면으로부터 산화물 라이너(22) 및 산화물 층(18)을 제거하는 효과를 갖는다.
기판(10)의 표면으로부터 산화물 라이너(22) 및 산화물 층(18)을 제거한 이 후에, 선택적 에피택셜 성장(SEG) 공정이 수행되어, 도5에 도시된 바와같은 융기된 소스/드레인 영역(26)을 형성한다. 상기 SEG 공정은 예를 들면, 통상적인 SEG 공정이 될 수도 있다. 이러한 공정동안에, 사용후제거가능한 제 1 스페이서(20) 및 질화물 캡 층(16)은, 폴리실리콘 게이트 전극(14) 상에서 실리콘이 성장하는 것을 방지한다. 또한, 상대적으로 넓은 스페이서(24)는, 융기된 소스/드레인 영역(26)의 에지(edge)와 폴리실리콘 게이트 전극(14) 사이에 적절한 이격 거리를 제공한다.
일련의 질화물 및 산화물 식각 또는 이들의 조합이 이후에 수행되어, 도6의 구조를 형성한다. 예를 들면, 사용후제거가능한 이중 스페이서들(20, 24)을 제거하는 핫-인산 습식식각(hot phosphoric wet etch) 및 산화물 층(18, 22)을 제거하는 HF 습식 식각의 조합이 사용될 수도 있다. 사용후제거가능한 이중 스페이서들(20, 24)을 사용함으로써, 상대적으로 넓은 오픈 영역이 생성되며, 후속 형성공정에서 발생될 수도 있는, halo 이온 주입[큰 경사각(high-tilt)를 사용함] 동안의 새도우 효과(shadow effect)를 회피할 수 있다. 사용후제거가능한 제 1 스페이서(20)는 폴리실리콘 게이트 전극(14)을 이미 완벽하게 격리시키고 있기 때문에, 가령 종래기술에서와 같은, "쥐의 귀" 가 생성될 위험은 없다. 사용후제거가능한 제 2 스페이서의 사이즈는, 캡 층(16)의 크기에 상관없이 조정 가능하며, 따라서 halo 이온주입시의 새도우 효과에 관련된 문제점들을 해결할 수 있다. 이와 동시에, 사용후제거가능한 스페이서들의 제 1 세트는 "쥐의 귀"와 관련된 문제점들을 해결한다. 융기된 소스/드레인 영역을 형성한 이후에, 통상적인 공정들이 적용되어 반도체 디바이스의 형성을 완료할 수 있다.
도7 내지 도15는, 반도체 디바이스에서 융기된 소스/드레인을 형성하기 위한 본 발명의 또 다른 실시예에 따른 일련의 단계들을 도시한 도면이다.
도7에서, 게이트 전극(34)은, 게이트 유전체(32)가 제공된 기판(30) 상에 형성된다. 몇몇 실시예에서, 상기 게이트 전극(34)은 폴리실리콘 게이트 전극이다. 캡 층(36)이 폴리실리콘 게이트 전극(34) 상에 제공되는바, 상기 캡 층(36)은 예를 들어, 실리콘 질화물로 만들어진다. 상기 캡 층(36)은, 도1 내지 도6에 도시된 실시예에서와 같이, 매우 얇게 형성될 수 있다. 먼저 설명된 실시예들과는 달리, 하드마스크(38)가 상기 캡 층(36)의 최상부 상에 제공된다. 하드마스크는 상기 캡 층(36)과는 상이한 적절한 물질로 형성될 수 있다. 예를 들면, 적절한 하드마스크 물질로는 실리콘 산화물이 될 수 있다. 하지만, 본 발명의 기술적 사상의 범위를 벗어나지 않고서도 또 다른 적절한 물질들이 적용될 수도 있다. 도1의 실시예에 관해서 앞서 설명된 것들과 같은 통상적인 방법들이 적용되어 도7에 도시된 스택을 만들 수 있다.
도8은 도7의 스택 위로 실리콘 질화물 층(40)이 형성된 이후의 모습을 도시한 도면이다. 실리콘 질화물 층(40)은, 사용후제거가능한 제 1 스페이서로서 소용되는바, 이에 대해서는 상세히 후술된다. 예를 들면, 약 5 내지 20 nm 정도의 두께일 수 있으며, 몇몇 실시예에서는 약 10nm 정도인 얇은 질화물 층(40)은, 통상적인 방법에 의해서 형성될 수 있다. 상기 질화물 층(40)은 게이트 전극(34)의 측벽들을 커버하며, 또한 캡 층(36) 및 하드마스크(38)를 커버한다.
얇은 실리콘 질화물 층(40)의 증착 이후에, 산화물 라이너(42)가 증착된다. 상기 산화물 라이너(42)는, 예를 들면, 고온 산화물(High Temperature Oxide : HTO) 일 수 있다. 적절한 두께는 예를 들면, 약 3nm 에서 약 10nm 정도이며 특히, 몇몇 실시예들에서는 약 5nm 이다. 고온 산화물을 형성하는 통상적인 방법이 사용될 수도 있다. 이러한 구조는 도9에 도시되어 있다.
도10은, 실리콘 질화물(예를 들면, Si3N4)로 형성된 스페이서 층(44)의 증착 이후의 모습을 도시한 도면이다. 상기 스페이서 층(44)은, 선행하는 층들(40, 42) 보다 상대적으로 더 두껍다. 스페이서 층(44)의 예시적인 두께는 약 50nm 이며, 예를 들면, 약 20nm 에서 약 100nm 사이의 범위를 가질 수도 있다.
스페이서 층(44)의 증착 이후에, 통상적인 식각 공정이 수행되어, 스페이서 층(44)의 실리콘 질화물로부터 사용후제거가능한 제 2 스페이서(46)가 형성된다. 적용된 식각 화학물질(etch chemistry)은 질화물을 선별적으로 식각하며, 산화물은 실질적으로 식각하지 않는다. 따라서, 산화물 라이너(42)는 이 단계에서 보존된다. 사용후 제거가능한 제 2 스페이서(46)는 적절한 폭을 제공하도록 조정가능하며, 따라서 후속으로 형성될 융기된 소스/드레인과 폴리실리콘 게이트 전극(34)의 측면들 사이에서 원하는 만큼의 이격(separation)이 얻어진다. 이러한 구조는 도11에 도시되어 있다.
도12에서, 습식 식각이 수행되어 산화물 라이너(42)의 산화물이 제거된다. 이후에, 질화물 식각이 수행되어, 기판(30)의 표면으로부터 얇은 질화물 층(40)이 제거된다. 이 시점에서, 상기 하드마스크(38)는 상대적으로 얇은 질화물 캡 층(36) 을 보호하며, 폴리실리콘 게이트 전극(34)의 측벽들 상의 산화물 및 질화물의 조합은 쥐의 귀가 형성되는 것을 방지할 것이다. 사용후제거가능한 제 2 스페이서들(46)의 바깥쪽의 기판(30)이 이제 노출된다.
도13은, 융기된 소스/드레인(48)을 생성하기 위한 선택적 에피택셜 성장(SEG) 공정이 수행된 이후의 도12의 구조를 도시한 도면이다. 통상적인 SEG 공정이 수행되어 융기된 소스/드레인(48)을 형성한다. 폴리실리콘 게이트 전극의 측벽들 및 최상부에서의 보호때문에, 쥐의 귀가 이 영역에서 형성되는 것이 방지된다.
이후에, 질화물 식각이 수행되는바, 그 결과는 도14에 도시된 바와같다. 상기 질화물 식각은 사용후제거가능한 제 2 스페이서(46)를 제거한다. 이에 후속하여, 도15에 도시된 바와같이 하드마스크에 포함된 것 및 산화물 라이너(42)의 잔여물(remnant)과 같은, 산화물을 제거하는 식각 공정이 수행된다. 산화물 제거에 후속하여, 질화물 캡 층(36) 및 사용후제거가능한 제 1 스페이서(40)의 잔여물이 질화물 식각에 의해서 제거된다. 이는, 도6의 앞선 실시예에서 도시된 바와같은 동일한 구조를 남겨놓는다. 이후에, 가령 소스/드레인 확장 이온주입 및 halo 이온주입과 같은 반도체 디바이스의 후속공정들이 수행될 수도 있는바, 융기된 소스/드레인이 폴리실리콘 게이트 전극의 측벽에 너무 가깝게 있음으로 인해 야기된 쥐의 귀 또는 새도우 효과들로 인한 바람직스럽지 못한 이온주입 차단에 대한 염려 없이도, 이들 후속공정들이 수행될 수 있다.
따라서, 본 발명은 융기된 소스/드레인을 형성하는 생산성이 우수한 방법들을 제공하는바, 이는 65nm 보다 큰 기술들에서도 사용될 수 있을 뿐만 아니라 65nm 및 그 이하의 기술들에서도 사용될 수 있다. 이러한 점은, 소스/드레인 확장 이온주입 및 halo 이온주입을 포함하는 반도체 디바이스의 후속 공정을 포함하여 이루어지지 않아도 얻어질 수 있다.
비록, 본 발명이 상세히 서술 및 예시되었지만, 본 명세서에서 개시된 바는 단지 예시 및 일례에 불과하다는 점을 유의해야 하며, 본 발명을 이에 제한하는 것으로 의도된 것은 아니다. 본 발명의 범위는 첨부된 청구항들에 의해서만 제한된다.
Claims (10)
- 융기된 소스/드레인 영역을 형성하는 방법에 있어서,기판(10, 30) 상에 게이트 전극(14, 34)을 형성하는 단계;상기 게이트 전극(14, 34)의 각각의 측벽에 사용후제거가능한 이중 스페이서(20, 24; 40, 46)를 형성하는 단계;상기 기판(10, 30) 상에 융기된 소스/드레인 영역(26, 48)을 형성하는 단계; 및상기 사용후제거가능한 이중 스페이서(20, 24; 40, 46)를 제거하는 단계를 포함하는 융기된 소스/드레인 영역을 형성하는 방법.
- 제 1 항에 있어서,상기 사용후제거가능한 이중 스페이서(20, 24; 40, 46)를 형성하기 전에, 상기 게이트 전극(14) 상에 캡(16, 36)을 형성하는 단계를 더 포함하는 융기된 소스/드레인 영역을 형성하는 방법.
- 제 2 항에 있어서,상기 사용후제거가능한 이중 스페이서(20, 24; 40, 46)를 형성하는 단계는,상기 게이트 전극(14) 상에 제 1 질화물 스페이서(20, 40)를 형성하는 것을 포함하는 융기된 소스/드레인 영역을 형성하는 방법.
- 제 3 항에 있어서,상기 사용후제거가능한 이중 스페이서(20, 24; 40, 46)를 형성하는 단계는,제 1 질화물 스페이서(20, 40) 상에 산화물 라이너(22, 42)를 형성하는 것을 포함하는 융기된 소스/드레인 영역을 형성하는 방법.
- 제 4 항에 있어서,상기 사용후제거가능한 이중 스페이서(20, 24; 40, 46)를 형성하는 단계는,상기 산화물 라이너(22) 상에 제 2 질화물 스페이서(24, 46)를 형성하는 것을 포함하는 융기된 소스/드레인 영역을 형성하는 방법.
- 제 5 항에 있어서,상기 제 1 질화물 스페이서(40)를 형성하기 전에, 상기 캡(36) 상에 하드마스크(38)를 형성하는 단계를 더 포함하는 융기된 소스/드레인 영역을 형성하는 방법.
- 제 6 항에 있어서,상기 제 1 질화물 스페이서(40)를 형성하는 단계는,상기 게이트 전극(34)의 측벽과 직접 접촉하며 상기 하드마스크(38) 및 상기 캡(36)을 커버하는 질화물 층(40)을 형성하는 것을 포함하는 융기된 소스/드레인 영역을 형성하는 방법.
- 제 5 항에 있어서,상기 게이트 전극(14)의 측벽과 직접 접촉하는 산화물 층(18)을 형성하고, 상기 산화물 층(18) 상에 제 1 질화물 스페이서(20)를 형성하는 단계를 더 포함하는 융기된 소스/드레인 영역을 형성하는 방법.
- 제 8 항에 있어서,상기 사용후제거가능한 이중 스페이서(20, 24)를 제거하는 단계는,상기 제 1 및 제 2 질화물 스페이서(20, 24), 상기 산화물 층(18), 상기 산화물 라이너(22) 및 상기 캡(16)을 제거하도록, 일련의 질화물 식각 및 산화물 식각을 수행하는 것을 포함하는 융기된 소스/드레인 영역을 형성하는 방법.
- 제 7 항에 있어서,상기 사용후제거가능한 이중 스페이서(40, 46)를 제거하는 단계는,상기 제 1 및 제 2 질화물 스페이서(40, 46), 상기 산화물 라이너(42), 상기 하드마스크(38), 및 상기 캡(36)을 제거하도록, 일련의 질화물 식각 및 산화물 식각을 수행하는 것을 포함하는 융기된 소스/드레인 영역을 형성하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/147,383 US7745296B2 (en) | 2005-06-08 | 2005-06-08 | Raised source and drain process with disposable spacers |
| US11/147,383 | 2005-06-08 | ||
| PCT/US2006/014698 WO2006135489A1 (en) | 2005-06-08 | 2006-04-19 | A raised source and drain process with disposable spacers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080025128A true KR20080025128A (ko) | 2008-03-19 |
| KR101279132B1 KR101279132B1 (ko) | 2013-06-26 |
Family
ID=36928162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020087000307A KR101279132B1 (ko) | 2005-06-08 | 2006-04-19 | 사용후제거가능한 스페이서들을 구비한 융기된 소스 및드레인 공정 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7745296B2 (ko) |
| JP (1) | JP2008544487A (ko) |
| KR (1) | KR101279132B1 (ko) |
| CN (1) | CN101194350B (ko) |
| DE (1) | DE112006001520B4 (ko) |
| GB (1) | GB2442372A (ko) |
| TW (1) | TWI396229B (ko) |
| WO (1) | WO2006135489A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9496381B2 (en) | 2012-03-15 | 2016-11-15 | Samsung Electtonics Co., Ltd. | Semiconductor device and method of fabricating the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8119470B2 (en) * | 2007-03-21 | 2012-02-21 | Texas Instruments Incorporated | Mitigation of gate to contact capacitance in CMOS flow |
| US9570554B2 (en) | 2014-04-04 | 2017-02-14 | International Business Machines Corporation | Robust gate spacer for semiconductor devices |
| US9941388B2 (en) * | 2014-06-19 | 2018-04-10 | Globalfoundries Inc. | Method and structure for protecting gates during epitaxial growth |
| US20160071954A1 (en) * | 2014-09-04 | 2016-03-10 | Globalfoundries Inc. | Robust post-gate spacer processing and device |
| US11817479B2 (en) | 2021-09-29 | 2023-11-14 | Globalfoundries U.S. Inc. | Transistor with air gap under raised source/drain region in bulk semiconductor substrate |
| US11677000B2 (en) | 2021-10-07 | 2023-06-13 | Globalfoundries U.S. Inc. | IC structure including porous semiconductor layer under trench isolations adjacent source/drain regions |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274555B1 (ko) * | 1991-06-26 | 2000-12-15 | 윌리엄 비. 켐플러 | 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 |
| JP2000124327A (ja) * | 1998-10-14 | 2000-04-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6228730B1 (en) * | 1999-04-28 | 2001-05-08 | United Microelectronics Corp. | Method of fabricating field effect transistor |
| US6300172B1 (en) * | 1999-10-01 | 2001-10-09 | Chartered Semiconductor Manufacturing Ltd. | Method of field isolation in silicon-on-insulator technology |
| US6271094B1 (en) * | 2000-02-14 | 2001-08-07 | International Business Machines Corporation | Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance |
| US6777298B2 (en) * | 2002-06-14 | 2004-08-17 | International Business Machines Corporation | Elevated source drain disposable spacer CMOS |
| USPP16479P3 (en) * | 2002-06-28 | 2006-04-25 | Vletter & Den Haan Beheer B.V. | Lily plant named ‘Conca D'or’ |
| JP2004095639A (ja) * | 2002-08-29 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100498475B1 (ko) | 2003-01-07 | 2005-07-01 | 삼성전자주식회사 | 모스 전계 효과 트랜지스터 구조 및 그 제조 방법 |
| US6800530B2 (en) * | 2003-01-14 | 2004-10-05 | International Business Machines Corporation | Triple layer hard mask for gate patterning to fabricate scaled CMOS transistors |
| US6790733B1 (en) * | 2003-03-28 | 2004-09-14 | International Business Machines Corporation | Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer |
| US20050048732A1 (en) * | 2003-08-26 | 2005-03-03 | International Business Machines Corporation | Method to produce transistor having reduced gate height |
| DE10351006B4 (de) * | 2003-10-31 | 2010-01-21 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines Transistors mit erhöhten Drain- und Source-Gebieten, wobei eine reduzierte Anzahl von Prozessschritten erforderlich ist |
| JP4580657B2 (ja) * | 2004-01-30 | 2010-11-17 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US7125805B2 (en) * | 2004-05-05 | 2006-10-24 | Freescale Semiconductor, Inc. | Method of semiconductor fabrication incorporating disposable spacer into elevated source/drain processing |
| ITTO20050316A1 (it) * | 2005-05-10 | 2006-11-11 | Varian Spa | Sensore di pressione |
-
2005
- 2005-06-08 US US11/147,383 patent/US7745296B2/en not_active Expired - Fee Related
-
2006
- 2006-04-19 KR KR1020087000307A patent/KR101279132B1/ko not_active IP Right Cessation
- 2006-04-19 CN CN2006800201112A patent/CN101194350B/zh not_active Expired - Fee Related
- 2006-04-19 DE DE112006001520T patent/DE112006001520B4/de not_active Expired - Fee Related
- 2006-04-19 GB GB0723818A patent/GB2442372A/en not_active Withdrawn
- 2006-04-19 JP JP2008515695A patent/JP2008544487A/ja active Pending
- 2006-04-19 WO PCT/US2006/014698 patent/WO2006135489A1/en active Application Filing
- 2006-05-30 TW TW095119102A patent/TWI396229B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9496381B2 (en) | 2012-03-15 | 2016-11-15 | Samsung Electtonics Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE112006001520T5 (de) | 2008-04-30 |
| KR101279132B1 (ko) | 2013-06-26 |
| CN101194350B (zh) | 2010-12-01 |
| US20060281270A1 (en) | 2006-12-14 |
| TW200703478A (en) | 2007-01-16 |
| DE112006001520B4 (de) | 2009-12-31 |
| US7745296B2 (en) | 2010-06-29 |
| TWI396229B (zh) | 2013-05-11 |
| CN101194350A (zh) | 2008-06-04 |
| JP2008544487A (ja) | 2008-12-04 |
| WO2006135489A1 (en) | 2006-12-21 |
| GB0723818D0 (en) | 2008-02-06 |
| GB2442372A (en) | 2008-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8871584B2 (en) | Replacement source/drain finFET fabrication | |
| US9209278B2 (en) | Replacement source/drain finFET fabrication | |
| KR101369560B1 (ko) | ＦｉｎＦＥＴ를 위한 장치 및 방법 | |
| KR101006306B1 (ko) | 희생 스페이서를 사용하는 변형 채널 ｆｅｔ | |
| US20060170016A1 (en) | Asymmetric spacers and asymmetric source/drain extension layers | |
| US20090184341A1 (en) | Elimination of STI recess and facet growth in embedded silicon-germanium (eSiGe) module | |
| KR101279132B1 (ko) | 사용후제거가능한 스페이서들을 구비한 융기된 소스 및드레인 공정 | |
| JP6173083B2 (ja) | 電界効果半導体デバイスを製造する方法 | |
| US6951783B2 (en) | Confined spacers for double gate transistor semiconductor fabrication process | |
| KR100506823B1 (ko) | 반도체 장치의 제조 방법 | |
| EP1829092B1 (en) | A method for forming a semiconductor device with gate sidewall spacers of specific dimensions | |
| US20080070356A1 (en) | Trench replacement gate process for transistors having elevated source and drain regions | |
| US20030008515A1 (en) | Method of fabricating a vertical MOS transistor | |
| JP2004134727A (ja) | 分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法 | |
| US9911820B2 (en) | Method for fabrication of a field-effect with reduced stray capacitance | |
| KR20020007848A (ko) | 반도체 소자 및 그의 제조 방법 | |
| US7727829B2 (en) | Method of forming a semiconductor device having a removable sidewall spacer | |
| KR100467812B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20040066542A (ko) | 트랜지스터의 게이트 형성 방법 | |
| KR20030051016A (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR20050009512A (ko) | 증가된 채널 폭을 갖는 ｍｏｓ 트랜지스터의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| AMND | Amendment | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |