CN101194350A - 用可弃式间隔物提高的源极与漏极工艺 - Google Patents
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 67
- 238000000034 method Methods 0.000 title claims abstract description 40
- 230000008569 process Effects 0.000 title description 11
- 150000004767 nitrides Chemical class 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 19
- 239000011248 coating agent Substances 0.000 claims description 15
- 238000000576 coating method Methods 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 abstract description 16
- 230000000694 effects Effects 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000001312 dry etching Methods 0.000 abstract 1
- 210000005069 ears Anatomy 0.000 abstract 1
- 125000001475 halogen functional group Chemical group 0.000 abstract 1
- 239000007943 implant Substances 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 26
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 238000001802 infusion Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000004224 protection Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 208000035126 Facies Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Abstract
一种用以在半导体制造过程中形成提高的源极与漏极区域(26，48)的方法，其采用双可弃式间隔物(20，24，40，46)。在该第一及第二可弃式间隔物(20，24，40，46)之间提供沉积的氧化物(22，42)，且该沉积的氧化物是在干蚀刻该较大的第二可弃式间隔物(24，46)的过程中适用以保护栅极电极(14，34)、第一可弃式间隔物(20，40)、以及覆盖层(cap layer)(16，36)。从而防止鼠耳状物(mouse ear)，而第二可弃式间隔物(24，46)的使用是在环状(halo)离子注入的过程中避免遮蔽效应(shadow－effect)。
Description
技术领域
本发明是有关于半导体制造的领域；更详而言之，本发明是有关具有提高的源极与漏极区域的半导体装置的形成。
背景技术
目前，深次微米互补式金氧半导体(CMOS)是用于极大规模集成电路(ULSI)装置的主要技术。在过去二十年间，缩小CMOS晶体管的尺寸以及增加在集成电路(IC)上的晶体管密度，已成为微电子产业的首要重点。ULSI电路可包含CMOS场效应晶体管(FETS)，场效应晶体管具有设置在漏极与源极区域之间的半导体栅极。漏极与源极区域通常是以P型掺杂物(硼)或N型掺杂物(磷)重浓度掺杂(heavily doped)。漏极与源极区域一般包含有浅源极与漏极延伸区域，浅源极与漏极延伸区域是部份地设置于该栅极的下方以提升晶体管效能。浅源极与漏极延伸区域有助于达成对短沟道效应(short-channel effect)的抗性(immunity)，短沟道效应会劣化N沟道及P沟道晶体管两者的晶体管效能。短沟道效应可造成临限电压下滑(threshold voltage roll-off)以及漏极诱发能障衰退(drain-induced barrier-lowering)。因此，当晶体管变为更小时，浅源极与漏极延伸区域以及因而短沟道效应的控制尤其重要。
随着设置在IC上的晶体管的尺寸缩小，具有浅、极浅源极漏极延伸区域的晶体管变得更加难以制造。例如，小型晶体管可能需要具有结深度(junction depth)小于30纳米(nm)的极浅源极与漏极延伸区域。利用习知的制造技术来形成具有小于30nm的结深度的源极与漏极延伸区域是非常困难的。习知的离子注入技术难以维持浅源极与漏极延伸区域，因为在离子注入期间产生于主体(bulk)半导体衬底中的点缺陷(point defect)会造成掺杂物更容易扩散(瞬间增益扩散，transientenhanced diffusion，TED)。该扩散通常使源极与漏极延伸区域垂直地向下延伸至该主体半导体衬底中。此外，习知离子注入和扩散掺杂技术使位于IC上的晶体管易受短沟道效应影响，而导致延伸深入至该衬底中的掺杂物浓度呈现尾型分布(tail distribution)。
为克服这些困难，源极与漏极区域可通过选择性硅外延而提高，以使与源极与漏极接触件(contact)的连接较不困难。提高的源极与漏极区域提供额外的材料予接触件硅化工艺(contact silicidation process)以及提供降低的深源极/漏极结电阻和源极/漏极串联电阻。
采用可弃式间隔物的提高的源极/漏极工艺已经被使用，但是并不适用于当尺寸降低至及小于例如65nm技术节点的情况。图16a至16c以及图17a至17d绘示了这些方法的一些疑虑。
于图16a中，栅极电极72设置于衬底70上。于选择性外延成长(selective epitaxial growth，SEG)工艺期间，硅氮化物覆盖物(cap)74适用以保护多晶硅栅极电极72免于非期望的硅成长。该SEG工艺对于硅氮化物有选择性，因此，在该SEG工艺期间，硅不会成长在该栅极电极72的顶部。
使用氧化物(例如TEOS)或LTO氧化物来形成氧化物衬垫(liner)76。于形成该氧化物衬垫76之后，由例如硅氮化物形成一对侧壁间隔物78。硅氮化物间隔物78的形成通常经由沉积硅氮化物层及之后进行干蚀刻而达成。
在该SEG工艺之前，需要进行湿蚀刻(例如HF(氢氟酸)湿蚀刻)，以去除该氧化物衬垫76之氧化物。由于外延硅只成长在硅表面上，因此需要去除该氧化物。于该衬底70上存在有该氧化物衬垫76会防止此成长且防止形成提高的源极/漏极。
由于该氧化物衬垫76是介于该氮化物覆盖物层74和氮化物间隔物78之间，在HF湿蚀刻期间，可能会被蚀刻出凹洞(cavity)。此凹洞可能会到达该多晶硅栅极电极72。因为在HF中TEOS或LTO快速地蚀刻，有高的机率暴露出该多晶硅栅极电极72的左上角和右上角。由于该多晶硅栅极电极72的角的暴露，提高的源极/漏极80的形成引起鼠耳状物(mouse-like ear)82形成，如图16b所示。耳状物82是非常不想要的。
现在参考图16c，去除可弃式氮化物间隔物78以容许环状及延伸注入物。然而，耳状物82有效地阻挡注入物被适当地施行。因此，该装置变成无法使用或是至少严重地受损的。
形成提高的源极/漏极的另一个方法是避免使用沉积的氧化物衬垫，而是使用热成长的氧化物作为替代。然而，如下文中很快将会理解的，由于较薄的氮化物覆盖物无法从氮化物间隔物蚀刻幸存，而较厚的氮化物间隔物造成环状离子注入工艺的遮蔽效应，因此，该方法并不是可依比例调整的(scalable)。
现在参考图17a至17d，栅极电极92是形成于衬底90上。氮化物覆盖物94设置于该多晶硅栅极电极92的顶部上。热成长氧化物衬垫96，且该氧化物衬垫96不覆盖该硅氮化物覆盖物94。于该热成长氧化物96上设置可弃式侧壁间隔物98。
图17b绘示在理想的工艺中在形成提高的源极/漏极之后的图17a的结构。然而，于间隔物蚀刻工艺中，该覆盖物层94的顶部被部份地蚀刻，以致该覆盖物层94不能如所想要的方式缩小(scaled down)。该覆盖物层的氮化物流失(nitride loss)是与间隔物蚀刻工艺的过蚀刻(overetch)相关。氮化物覆盖物流失的结果绘示于图17c，其中形成有“鼠耳状物”102。于该图中，经由氮化物去除蚀刻工艺去除氮化物间隔物98。鼠耳状物102使环状注入工艺无法顺利达成。使该覆盖物94变厚的另一种方式是使该覆盖物94维持薄且使间隔物98变得更窄，以使氮化物间隔物的去除不造成在SEG工艺之前暴露出该多晶硅栅极电极92之顶部的过蚀刻。然而，如图17d所示，使用薄的氮化物间隔物导致该多晶硅栅极电极92与提高的源极漏极区域100之间的空隙不足。由于提高的源极漏极100造成遮蔽效应，通常以高倾斜度(tilt)施行的环状注入物将无法有效地施行。换言之，提高的源极/漏极的边缘太靠近该多晶硅栅极电极12的侧壁。
发明内容
需要有一种利用可弃式间隔物工艺形成提高的源极/漏极的方法，该可弃式间隔物工艺对小尺寸而言是可依比例调整的(scalable)并且允许对源极/漏极延伸区域与环状注入物的适当注入。
本发明的实施例提供一种形成提高的源极/漏极区域的方法以满足此需求及其它需求，该方法包含下列步骤：在衬底上形成栅极电极；以及在该栅极电极的各个侧壁上形成双可弃式间隔物(doubledisposable spacers)。在该衬底上形成提高的源极与漏极区域之后，去除双可弃式间隔物。
本发明的其它实施例提供一种形成半导体配置的方法，亦满足前述需求，该方法包含下列步骤：在栅极电极上形成第一可弃式间隔物；以及在该第一可弃式间隔物上形成第二可弃式间隔物。形成提高的源极/漏极区域，以及去除第一及第二可弃式间隔物。
由本发明的下列详细说明及所附的图式，本发明的前述及其它特征、方面、以及优点，将变得更加明确。
附图说明
图1至6显示根据本发明某些实施例在许多连续工艺步骤期间的半导体晶片的部份的示意截面图；
图7至15绘示根据本发明的其它实施例用于形成提高的源极/漏极区域的工艺中的连续步骤；
图16a至16c绘示采用可弃式间隔物以形成提高的源极/漏极区域的先前技术的方法；以及
图17a至17d显示利用可弃式间隔物形成提高的源极/漏极区域的另一先前技术的方法。
具体实施方式
本发明提出并解决关于在半导体装置中形成提高的源极/漏极区域的问题，包括用于产生提高的源极/漏极的习知工艺所造成的关于源极漏极延伸区域注入以及环状注入的问题。尤其是，本发明通过采用双可弃式间隔物而提供可依比例调整性(scalability)，其中第一对间隔物是于SEG工艺期间保护多晶硅栅极电极免于暴露。此防止形成鼠耳状物，且亦允许维持为薄的硅氮化物覆盖物层的同时，允许有宽的硅氮化物侧壁间隔物。此宽的硅氮化物侧壁间隔物，在蚀刻及去除可弃式间隔物之后，容许提高的源极/漏极与该多晶硅栅极电极的侧边分隔足够且可调的距离。此分隔以及防止鼠耳状物或其它硅在该多晶硅栅极电极上过度成长，容许用于源极/漏极延伸区域的形成和环状注入物的未受阻的离子注入。
图1至6绘示根据本发明的某些实施例于半导体制造工艺中的连续步骤。以概要描述方式绘示半导体晶片的截面。于图1中，栅极电极14是形成于衬底10上，该衬底10例如主体硅衬底、绝缘层上覆硅(silicon-on-insulator)衬底等。该栅极电极14包括由适当的栅极介电材料(例如，氧化物、高k材料等)制成的栅极介电层12。覆盖物层16设置于该多晶硅栅极电极14上。该覆盖物层16可由在选择性外延成长(SEG)工艺期间会保护该栅极电极14的表面的适当材料制成。适当材料的实例为例如硅氮化物。可以将该覆盖物层16制得相当薄，因为本发明提供的方法中不需要于该多晶硅栅极电极14上设置厚的覆盖物层。于此例示性实施例中，该覆盖物层16可以制为例如介于5nm至30nm之间，且于某些特定实施例中，约为20nm。可通过习知的技术(例如，CVD沉积)形成该多晶硅栅极电极14及该覆盖物层16，之后进行该多晶硅栅极电极14及该覆盖物层16的图案化及蚀刻。
图2显示相继形成氧化物层18和第一可弃式间隔物20之后的图1的结构。该氧化物层18直接接触该栅极电极14的侧壁。于所述实施例中，该氧化物层18为热成长的氧化物，且因此，当覆盖物层16是由氮化物所形成时，该氧化物层18不会形成于该覆盖物层16上。该氧化物层18可以习知的方式热成长。厚度可介于约10埃(angstrom)至约50埃之间，且于特定实施例中为约35埃。
在该氧化物层18中形成该热成长氧化物之后，于该氧化物层18上形成第一可弃式间隔物20。于该例示性实施例中，第一可弃式间隔物20是由例如氮化物制成。可弃式间隔物20可以被视为偏位间隔物(offset spacer)，且可以被制得相当薄，例如5至10nm。可以采用习知的间隔物形成工艺来产生第一可弃式间隔物20，该工艺包括薄氮化物的沉积以及各向异性蚀刻(anisotropic etching)。
在该氧化物层18上形成第一可弃式间隔物20之后，如图3所示，沉积相当厚的氧化物衬垫22。例如，该氧化物衬垫22厚度可介于约70至约80埃之间，然而，亦可采用其它厚度而未悖离本发明。
由于偏位间隔物20非常薄，故蚀刻工艺能够停止在该氧化物层18之热成长氧化物上。因而自动地导致对于该SEG外延工艺而言完全隔离的该多晶硅栅极电极14。由于在该间隔物蚀刻之前该氮化物层20是很薄的，故可以使过蚀刻最小量化(minimal)，其造成在蚀刻之前该栅极电极12的顶部上存在的该氮化物间隔物层下方的该硅氮化物覆盖物层16的最小量消耗。间隔物20的薄度提供非常小的技术节点(例如，65nm及以下)所需的工艺范围(process window)。由于在形成该第一可弃式间隔物20期间所消耗的覆盖物层的氮化物很少，该覆盖物层16可以维持相当薄，而有益于窄栅极(例如，于65nm技术节点中，Lpoly#30nm)的栅极图案化。为克服这些疑虑，提供一种双可弃式间隔物配置。
于图3中，第二可弃式间隔物24形成于该氧化物衬垫22上。第二可弃式间隔物24是由例如硅氮化物制成的，且可以习知方式形成，例如通过沉积氮化物层及蚀刻。由于该氮化物覆盖物层16受到保护，可使该氮化物覆盖物层16保持相当薄而同时可将第二可弃式间隔物24维持为宽的，以于提高的源极/漏极与该多晶硅栅极电极14的侧边之间提供足够的空间。
在形成第二可弃式间隔物24之后，通过习知的氧化物蚀刻，蚀刻该氧化物衬垫22，产生图4的结构。此蚀刻具有自该衬底10的表面去除该氧化物衬垫22及该氧化物层18的效果。
自该衬底10的表面去除该氧化物衬垫22及该氧化物层18之后，施行选择性外延成长工艺以产生提高的源极/漏极区域26，如图5所示。该SEG工艺可为如习知者。在此工艺期间，第一可弃式间隔物20和该氮化物覆盖物层16防止硅成长于该多晶硅栅极电极14上。同时，相当宽的间隔物24是于提高的源极/漏极区域26的边缘与该多晶硅栅极电极14之间产生适当的分隔距离。
然后，组合或连续进行氮化物及氧化物蚀刻，以产生图6的结构。例如，去除双可弃式间隔物20、24用的组合热磷酸湿蚀刻以及HF湿蚀刻可以用于去除氧化物层18、22。通过双可弃式间隔物20、24的使用，产生了相当宽的开口区域，且开口区域在后续的形成工艺中可能发生的环状离子注入(利用高倾斜的方式)期间避免掉遮蔽效应。由于第一可弃式间隔物20已经与该多晶硅栅极电极14完全隔离，故没有产生如先前技术中所形成的鼠耳状物的危险。第二可弃式间隔物的尺寸是可调的，无关于该氮化物层16的尺寸，因此，解决了关于环状注入物之遮蔽效应的问题。同时，该第一组可弃式间隔物解决了关于鼠耳状物的问题。在提高的源极/漏极形成之后，可采用习知的工艺以完成该半导体装置的形成。
图7至15绘示用以于半导体装置中形成提高的源极/漏极的本发明的其它实施例的连续步骤。
于图7中，栅极电极34已形成于衬底30上，其中设置有栅极介电质32。于某些实施例中，该栅极电极34为多晶硅栅极电极。由例如硅氮化物制成的覆盖物层36设置于该多晶硅栅极电极34上。该覆盖物层36可以制得薄，如图1至6的实施例。与前述的实施例不同地，该覆盖物36的顶部上设置有硬掩模(hardmask)38。该硬掩模可以由与该覆盖物36不同的适当材料制成。例如，适当的硬掩模材料可为例如硅氧化物。然而，可以采用其它适当的材料，而未悖离本发明的范围。如前文关于图1的实施例所述者，可以采用习知的方法来产生图7所绘示的堆栈(stack)。
图8绘示覆盖在图7的堆栈上的硅氮化物层40形成后的图7的结构。硅氮化物层40作为该第一可弃式间隔物，如于后文中将变得更明确者。可以通过习知方法形成该薄的氮化物层40，其例如可介于5至20nm之间，且于某些实施例中为约10nm。该氮化物层40覆盖该栅极电极34的侧壁，且亦覆盖该覆盖物36与该硬掩模38。
在该薄的硅氮化物层40沉积之后，沉积氧化物衬垫42。该氧化物衬垫42为例如高温氧化物(HTO)。适合的厚度为例如约3至10nm，且尤其是于某些实施例中为约5nm。可以使用习知的方法来形成该高温氧化物。此结构系绘示于图9中。
图10显示在间隔物层44沉积之后的配置，该间隔物层44由硅氮化物(例如，Si3N4)制成。相较于前述的层40、42，该间隔物层44是相当厚的。该间隔物层44的例示性厚度为约50nm，且可于例如约20至约100nm的范围。
在该间隔物层44沉积之后，进行习知的蚀刻工艺以由该间隔物层44的硅氮化物产生第二可弃式间隔物46。所采用的蚀刻化学优先蚀刻该氮化物，且不会实质地蚀刻该氧化物。因此，于此步骤中，该氧化物衬垫42被保留住。第二可弃式间隔物46是可调的以提供想要的宽度，且因此于将形成的提高的源极/漏极与该多晶硅栅极电极34的侧边之间可达成想要的分隔。此结构绘示于图11中。
于图12中，进行湿蚀刻以去除该氧化物衬垫42中的氧化物。然后，进行氮化物蚀刻，以由该衬底30的表面去除该氮化物薄层40。此时，该硬掩模38保护该相当薄的氮化物覆盖物层36，且于该多晶硅栅极电极34的侧壁上的氧化物及氮化物的组合防止鼠耳状物的形成。该衬底30现在则暴露于第二可弃式间隔物46之外。
图13显示在选择性外延成长(SEG)工艺的产生提高的源极/漏极48之后的图12的结构。进行习知的SEG工艺以产生提高的源极/漏极48。因为该多晶硅栅极电极34的侧壁及顶部受到保护，故防止在此区域形成鼠耳状物。
然后，进行氮化物蚀刻，其结果绘示于图14中。该氮化物蚀刻去除第二可弃式间隔物46。之后进行蚀刻步骤(如图15所示)，以去除例如该硬掩模及该氧化物衬垫42的残余物中所含的氧化物。在去除该氧化物之后，通过氮化物蚀刻而去除该氮化物覆盖物层36以及第一可弃式间隔物40的残余物。此举留下与图6的先前实施例中所示的相同的结构。然后，可以进一步进行该半导体装置的处理，例如源极/漏极延伸区域注入以及环状注入，而不用担忧因提高的源极/漏极太靠近该多晶硅栅极电极的侧壁而产生的鼠耳状物或遮蔽效应会非期望地阻挡注入物。
本发明因此提供形成提高的源极/漏极的适于制造的方法，其可以应用于65nm及65nm以下的技术，以及大于65nm的技术。本发明的达成，无须包含半导体装置的后续处理(包括源极/漏极延伸区域注入和环状注入)。
虽然已详尽地描述和叙述本发明，可清楚地了解其系仅用于解释及例示而非用于限制，本发明的范围仅由所附的权利要求书予以限制。
Claims (10)
1.一种形成提高的源极与漏极区域的方法，包括下列步骤：
在衬底(10，30)上形成栅极电极(14，34)；
在该栅极电极(14，34)的各个侧壁上形成双可弃式间隔物(20，24，40，46)；
在该衬底(10，30)上形成提高的源极/漏极区域(26，48)；以及去除双可弃式间隔物(20，24，40，46)。
2.如权利要求1所述的方法，还包括：在形成双可弃式间隔物(20，24，40，46)之前，在该栅极电极(14)上形成覆盖物(16，36)。
3.如权利要求2所述的方法，其中，形成双可弃式间隔物(20，24，40，46)的步骤包括在该栅极电极(14)上形成第一氮化物间隔物(20，40)。
4.如权利要求3所述的方法，其中，形成该双可弃式间隔物(20，24，40，46)的步骤包括在第一氮化物间隔物(20，40)上形成氧化物衬垫(22，42)。
5.如权利要求4所述的方法，其中，形成双可弃式间隔物(20，24，40，46)的步骤包括在该氧化物衬垫(22)上形成第二氮化物间隔物(24，46)。
6.如权利要求5所述的方法，还包括：在形成第一氮化物间隔物(40)之前，在该覆盖物(36)上形成硬掩模(38)。
7.如权利要求6所述的方法，其中，形成第一氮化物间隔物(40)的该步骤包括形成氮化物层(40)，该氮化物层直接接触该栅极电极(34)的侧壁并且覆盖该硬掩模(38)及该覆盖物(36)。
8.如权利要求5所述的方法，还包括：形成直接接触该栅极电极(14)的侧壁的氧化物层(18)；以及在该氧化物层(18)上形成该等第一氮化物间隔物(20)。
9.如权利要求8所述的方法，其中，去除双可弃式间隔物(20，24)的步骤包括进行一系列的氮化物及氧化物蚀刻，以去除第一及第二氮化物间隔物(20，24)、该氧化物层(18)、该氧化物衬垫(22)、以及该覆盖物(16)。
10.如权利要求7所述的方法，其中，去除双可弃式间隔物(40，46)的步骤包括进行一系列的氮化物及氧化物蚀刻，以去除第一及第二氮化物间隔物(40，46)、该氧化物衬垫(42)、该硬掩模(38)、以及该覆盖物(36)。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/147,383 US7745296B2 (en) | 2005-06-08 | 2005-06-08 | Raised source and drain process with disposable spacers |
| US11/147,383 | 2005-06-08 | ||
| PCT/US2006/014698 WO2006135489A1 (en) | 2005-06-08 | 2006-04-19 | A raised source and drain process with disposable spacers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101194350A true CN101194350A (zh) | 2008-06-04 |
| CN101194350B CN101194350B (zh) | 2010-12-01 |
Family
ID=36928162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006800201112A Expired - Fee Related CN101194350B (zh) | 2005-06-08 | 2006-04-19 | 用可弃式间隔物提高的源极与漏极工艺 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7745296B2 (zh) |
| JP (1) | JP2008544487A (zh) |
| KR (1) | KR101279132B1 (zh) |
| CN (1) | CN101194350B (zh) |
| DE (1) | DE112006001520B4 (zh) |
| GB (1) | GB2442372A (zh) |
| TW (1) | TWI396229B (zh) |
| WO (1) | WO2006135489A1 (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8119470B2 (en) * | 2007-03-21 | 2012-02-21 | Texas Instruments Incorporated | Mitigation of gate to contact capacitance in CMOS flow |
| KR101887144B1 (ko) | 2012-03-15 | 2018-08-09 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
| US9570554B2 (en) | 2014-04-04 | 2017-02-14 | International Business Machines Corporation | Robust gate spacer for semiconductor devices |
| US9941388B2 (en) * | 2014-06-19 | 2018-04-10 | Globalfoundries Inc. | Method and structure for protecting gates during epitaxial growth |
| US20160071954A1 (en) * | 2014-09-04 | 2016-03-10 | Globalfoundries Inc. | Robust post-gate spacer processing and device |
| US11817479B2 (en) | 2021-09-29 | 2023-11-14 | Globalfoundries U.S. Inc. | Transistor with air gap under raised source/drain region in bulk semiconductor substrate |
| US11677000B2 (en) | 2021-10-07 | 2023-06-13 | Globalfoundries U.S. Inc. | IC structure including porous semiconductor layer under trench isolations adjacent source/drain regions |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274555B1 (ko) * | 1991-06-26 | 2000-12-15 | 윌리엄 비. 켐플러 | 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 |
| JP2000124327A (ja) * | 1998-10-14 | 2000-04-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6228730B1 (en) * | 1999-04-28 | 2001-05-08 | United Microelectronics Corp. | Method of fabricating field effect transistor |
| US6300172B1 (en) * | 1999-10-01 | 2001-10-09 | Chartered Semiconductor Manufacturing Ltd. | Method of field isolation in silicon-on-insulator technology |
| US6271094B1 (en) * | 2000-02-14 | 2001-08-07 | International Business Machines Corporation | Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance |
| US6777298B2 (en) * | 2002-06-14 | 2004-08-17 | International Business Machines Corporation | Elevated source drain disposable spacer CMOS |
| USPP16479P3 (en) * | 2002-06-28 | 2006-04-25 | Vletter & Den Haan Beheer B.V. | Lily plant named ‘Conca D'or’ |
| JP2004095639A (ja) * | 2002-08-29 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100498475B1 (ko) | 2003-01-07 | 2005-07-01 | 삼성전자주식회사 | 모스 전계 효과 트랜지스터 구조 및 그 제조 방법 |
| US6800530B2 (en) * | 2003-01-14 | 2004-10-05 | International Business Machines Corporation | Triple layer hard mask for gate patterning to fabricate scaled CMOS transistors |
| US6790733B1 (en) * | 2003-03-28 | 2004-09-14 | International Business Machines Corporation | Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer |
| US20050048732A1 (en) * | 2003-08-26 | 2005-03-03 | International Business Machines Corporation | Method to produce transistor having reduced gate height |
| DE10351006B4 (de) * | 2003-10-31 | 2010-01-21 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines Transistors mit erhöhten Drain- und Source-Gebieten, wobei eine reduzierte Anzahl von Prozessschritten erforderlich ist |
| JP4580657B2 (ja) * | 2004-01-30 | 2010-11-17 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US7125805B2 (en) * | 2004-05-05 | 2006-10-24 | Freescale Semiconductor, Inc. | Method of semiconductor fabrication incorporating disposable spacer into elevated source/drain processing |
| ITTO20050316A1 (it) * | 2005-05-10 | 2006-11-11 | Varian Spa | Sensore di pressione |
-
2005
- 2005-06-08 US US11/147,383 patent/US7745296B2/en not_active Expired - Fee Related
-
2006
- 2006-04-19 KR KR1020087000307A patent/KR101279132B1/ko not_active IP Right Cessation
- 2006-04-19 CN CN2006800201112A patent/CN101194350B/zh not_active Expired - Fee Related
- 2006-04-19 DE DE112006001520T patent/DE112006001520B4/de not_active Expired - Fee Related
- 2006-04-19 GB GB0723818A patent/GB2442372A/en not_active Withdrawn
- 2006-04-19 JP JP2008515695A patent/JP2008544487A/ja active Pending
- 2006-04-19 WO PCT/US2006/014698 patent/WO2006135489A1/en active Application Filing
- 2006-05-30 TW TW095119102A patent/TWI396229B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE112006001520T5 (de) | 2008-04-30 |
| KR101279132B1 (ko) | 2013-06-26 |
| KR20080025128A (ko) | 2008-03-19 |
| CN101194350B (zh) | 2010-12-01 |
| US20060281270A1 (en) | 2006-12-14 |
| TW200703478A (en) | 2007-01-16 |
| DE112006001520B4 (de) | 2009-12-31 |
| US7745296B2 (en) | 2010-06-29 |
| TWI396229B (zh) | 2013-05-11 |
| JP2008544487A (ja) | 2008-12-04 |
| WO2006135489A1 (en) | 2006-12-21 |
| GB0723818D0 (en) | 2008-02-06 |
| GB2442372A (en) | 2008-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: GLOBALFOUNDRIES INC. Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC. Effective date: 20100730 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
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|
| TA01 | Transfer of patent application right |
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|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101201 Termination date: 20190419 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |